CN113704160B - 基于飞腾处理器的数据存储方法、系统及存储主板 - Google Patents

基于飞腾处理器的数据存储方法、系统及存储主板 Download PDF

Info

Publication number
CN113704160B
CN113704160B CN202110941765.5A CN202110941765A CN113704160B CN 113704160 B CN113704160 B CN 113704160B CN 202110941765 A CN202110941765 A CN 202110941765A CN 113704160 B CN113704160 B CN 113704160B
Authority
CN
China
Prior art keywords
pin pairs
pcie
differential pin
memory chip
transmission data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110941765.5A
Other languages
English (en)
Other versions
CN113704160A (zh
Inventor
李修录
尹善腾
朱小聪
吴健全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Axd Anxinda Memory Technology Co ltd
Original Assignee
Axd Anxinda Memory Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Axd Anxinda Memory Technology Co ltd filed Critical Axd Anxinda Memory Technology Co ltd
Priority to CN202110941765.5A priority Critical patent/CN113704160B/zh
Publication of CN113704160A publication Critical patent/CN113704160A/zh
Application granted granted Critical
Publication of CN113704160B publication Critical patent/CN113704160B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本发明提供一种基于飞腾处理器的数据存储方法，应用于嵌入式存储芯片上，所述嵌入式存储芯片板贴于所述飞腾处理器，所述嵌入式存储芯片电连接所述飞腾处理器，所述嵌入式存储芯片包括控制器、闪存以及缓存；所述方法包括：接收所述飞腾处理器传输的存储信号，所述存储信号携带有待处理数据，所述存储信号用于指示所述嵌入式存储芯片存储所述待处理数据；通过所述控制器将所述存储信号发送至所述闪存和/或所述缓存；及通过所述闪存和/或所述缓存基于所述存储信号存储所述待处理数据。本发明实施例通过板贴于飞腾处理器上的嵌入式存储芯片能够快速进行数据存储，数据存储效率高；且数据存储容量大。

Description

基于飞腾处理器的数据存储方法、系统及存储主板
技术领域
本发明实施例涉及芯片技术领域，尤其涉及一种基于飞腾处理器的数据存储方法、系统及存储主板。
背景技术
随着信息技术的发展，信息化时代对于大数据存储的需求也随之提高。目前，国内大部分计算机产品中应用的CPU（Central Processing Unit / Processor，中央处理器）的存储盘设计采用的是国外的CPU芯片结合国外的存储芯片实现数据的存储。由于芯片留有后门，国外的存储芯片应用到国产的计算机系统中，信息的安全性和保密性难以得到保证。因此，国产化CPU芯片应运而生，比如飞腾处理器。
现有的飞腾处理器的存储盘通常集成有用于实现数据存储的PCIe传输数据差分引脚对，但现有的飞腾处理器的存储盘集成的PCIe传输数据差分引脚对的数量有限，导致现有的飞腾处理器的存储盘无法满足信息化时代对于数据的大容量存储和快速存储的需求。
发明内容
有鉴于此，本发明实施例提供了一种基于飞腾处理器的数据存储方法、系统及存储主板，用于解决现有的飞腾处理器的存储盘存储容量小、存储效率低的问题。
本发明实施例是通过下述技术方案来解决上述技术问题：
本发明提供一种基于飞腾处理器的数据存储方法，应用于嵌入式存储芯片上，所述嵌入式存储芯片板贴于所述飞腾处理器，所述嵌入式存储芯片电连接所述飞腾处理器，所述嵌入式存储芯片包括控制器、闪存以及缓存；所述方法包括：
接收所述飞腾处理器传输的存储信号，所述存储信号携带有待处理数据，所述存储信号用于指示所述嵌入式存储芯片存储所述待处理数据；
通过所述控制器将所述存储信号发送至所述闪存和/或所述缓存；及
通过所述闪存和/或所述缓存基于所述存储信号存储所述待处理数据。
可选地，所述嵌入式存储芯片包括多组第一PCIe传输数据差分引脚对，所述飞腾处理器包括多组第二PCIe传输数据差分引脚对和多组第三PCIe传输数据差分引脚对；所述第二PCIe传输数据差分引脚对与第一数量的第一PCIe传输数据差分引脚对一一对应，所述多组第三PCIe传输数据差分引脚对与第二数量的第一PCIe传输数据差分引脚对一一对应；
所述方法还包括：
预先通过所述多组第二PCIe传输数据差分引脚对与第一数量的第一PCIe传输数据差分引脚对之间的第一对应关系，以及所述多组第三PCIe传输数据差分引脚对与第二数量的第一PCIe传输数据差分引脚对之间的第二对应关系，构建所述嵌入式存储芯片与所述飞腾处理器之间的信号传输通道。
可选地，所述控制器、所述闪存以及所述缓存通过BGA技术封装于所述嵌入式存储芯片内。
可选地，所述嵌入式存储芯片通过外接的供电电路连接外部电源，所述供电电路用于向所述嵌入式存储芯片供电；
在所述接收所述飞腾处理器传输的存储信号之前，所述方法还包括：
通过所述控制器接收所述供电电路的第一输出接口传输的第一电压；
通过所述闪存接收所述供电电路的第二输出接口传输的第二电压；及
通过所述缓存接收所述供电电路的第三输出接口传输的第三电压。
可选地，所述第一电压、所述第二电压以及所述第三电压为所述供电电路中的电压时序控制电路根据预设上电时序向所述嵌入式存储芯片传输的电压。
可选地，所述供电电路包括第一供电电路以及第二供电电路，所述第一供电电路用于传输所述第一电压至所述控制器以及传输所述第二电压至所述闪存，所述第二供电电路用于传输所述第三电压至所述缓存；
所述第一供电电路连接有一个或多个用于储能的第一去耦电容和一个或多个用于储能的第二去耦电容；所述第二供电电路连接有一个或多个用于储能的第三去耦电容；
所述方法还包括：
若所述供电电路与所述嵌入式存储芯片断开连接，则
通过所述控制器接收所述第一去耦电容提供的第四电压；
通过所述闪存接收所述第二去耦电容提供的第五电压；及
通过所述缓存接收所述第三去耦电容提供的第六电压。
本发明实施例还提供一种基于飞腾处理器的数据存储系统，应用于嵌入式存储芯片上，所述嵌入式存储芯片板贴于所述飞腾处理器，所述嵌入式存储芯片电连接所述飞腾处理器，所述嵌入式存储芯片包括控制器、闪存以及缓存；所述系统包括：
接收模块，用于接收所述飞腾处理器传输的存储信号，所述存储信号携带有待处理数据，所述存储信号用于指示所述嵌入式存储芯片存储所述待处理数据；
发送模块，用于通过所述控制器将所述存储信号发送至所述闪存和/或所述缓存；及
存储模块，用于通过所述闪存和/或所述缓存基于所述存储信号存储所述待处理数据。
本发明还提供一种基于飞腾处理器的存储主板，包括：
所述飞腾处理器；以及
嵌入式存储芯片，板贴于所述飞腾处理器，所述嵌入式存储芯片连接所述飞腾处理器；所述嵌入式存储芯片包括控制器、闪存和缓存，所述控制器连接所述闪存和所述缓存；所述嵌入式存储芯片用于存储所述飞腾处理器传输的待处理数据。
可选地，所述嵌入式存储芯片设置有四组第一PCIe传输数据差分引脚对；
所述飞腾处理器设有两组第二PCIe传输数据差分引脚对和两组第三PCIe传输数据差分引脚对；
其中两组第一PCIe传输数据差分引脚对分别一一对应于所述两组第二PCIe传输数据差分引脚对，且其中两组第一PCIe传输数据差分引脚对分别与对应的第二PCIe传输数据差分引脚对通信连接，以实现信号传输；另外两组第一PCIe传输数据差分引脚对分别一一对应于所述两组第三PCIe传输数据差分引脚对，且另外两组第一PCIe传输数据差分引脚对分别与对应的第三PCIe传输数据差分引脚对通信连接，以实现信号传输。
可选地，所述嵌入式存储芯片还包括总线控制器，所述控制器连接所述总线控制器；
所述闪存包括Flash控制器和Flash闪存芯片阵列；所述Flash控制器分别与所述Flash闪存芯片阵列和所述总线控制器连接；
所述缓存包括DRAM控制器和DDR3 DRAM存储阵列；所述DRAM控制器分别与所述DDR3 DRAM存储阵列和所述总线控制器连接。
本发明实施例提供的基于飞腾处理器的数据存储方法，嵌入式存储芯片板贴于飞腾处理器上，嵌入式存储芯片安装在飞腾处理器上所占的空间小，抗震性好；嵌入式存储芯片集成化程度高，且通过飞腾处理器结合嵌入式存储芯片对数据进行存储，增大了数据存储的容量，提高了数据存储的效率，能够满足信息化时代对于数据的大容量存储和快速存储的需求。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明实施例一之基于飞腾处理器的数据存储方法的步骤流程图；
图2为本发明实施例一之所述嵌入式存储芯片的结构示意图；
图3为本发明实施例一之通过BGA技术封装的嵌入式存储芯片的效果图；
图4为本发明实施例一之基于飞腾处理器的数据存储方法中为所述嵌入式存储芯片上电的步骤流程图；
图5为本发明实施例一之基于飞腾处理器的数据存储方法中预先对所述嵌入式存储芯片进行识别测试操作的步骤流程图；
图6为本发明实施例一之嵌入式存储芯片和飞腾处理器之间对应的PCIE信号传输示意图；
图7为本发明实施例一之第一供电电路的电路示意图；
图8为本发明实施例一之第二供电电路的电路示意图；
图9为本发明实施例一之基于飞腾处理器的数据存储方法中当供电电路于嵌入式存储芯片断开连接时，为嵌入式存储芯片供电的步骤流程图；
图10为本发明实施例二之基于飞腾处理器的数据存储系统的程序模块示意图；
图11为本发明实施例三之基于飞腾处理器的存储主板的整体结构示意图；
图12为本发明实施例三之基于飞腾处理器的存储主板中所述嵌入式存储芯片的结构示意图；
图13为本发明实施例三之基于飞腾处理器的存储主板中第一供电电路的电路示意图；
图14为本发明实施例三之基于飞腾处理器的存储主板中第二供电电路的电路示意图；
图15为本发明实施例三之基于飞腾处理器的存储主板中一个或多个第一去耦电容的电路连接示意图；
图16为本发明实施例三之基于飞腾处理器的存储主板中一个或多个第二去耦电容的电路连接示意图；
图17为本发明实施例三之基于飞腾处理器的存储主板中一个或多个第二去耦电容的电路连接示意图；
图18为本发明实施例三之基于飞腾处理器的存储主板中一个或多个第三去耦电容的电路连接示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在本发明实施例中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
在本发明的描述中，需要理解的是，步骤前的数字标号并不标识执行步骤的前后顺序，仅用于方便描述本发明及区别每一步骤，因此不能理解为对本发明的限制。
术语解释：
飞腾处理器：又称飞腾平台，飞腾处理器可以为FT2000/4核。FT2000/4核系列处理器主要面向桌面应用，及高端嵌入式的应用，该系列包含了有8款产品，其是一款面向桌面应用的高性能通用处理器，集成了4个64位高性能核。主频是2.6GHz，内置密码加速引擎，是我国全国产化CPU（Central Processing Unit / Processor，中央处理器）的之一。
嵌入式存储芯片：在本实施例中，所述嵌入式存储芯片可以为AXD PCIe NVMe BGASSD嵌入式存储芯片；是自研发的集NAND Flash闪存、DRAM缓存、自主研发的控制器为一体的BGA封装嵌入式存储芯片。
本发明人了解到：诸如飞腾平台的国产芯片平台的存储盘都是标准固态硬盘，例如：mSATA（mini-SATA，迷你版SATA接口，为一种计算机总线）的固态硬盘、7+15PIN（芯片）接口的固态硬盘，至少存在以下缺陷：
（1）现有飞腾平台的固态硬盘占用空间较大、抗震性较差。
（2）现有飞腾平台的固态硬盘存储数据通常采用SATA协议（Serial AdvancedTechnology Attachment，一种通过基于行业标准的串行硬件驱动器接口传输信号时使用的协议）或者USB协议（Universal Serial Bus，一种通过通用串行总线传输信号时使用的协议）进行数据传输，速度上限不高，无法满足信息化时代的大数据的处理需求。
（3）现有飞腾平台的固态硬盘集成程度较差。
为解决上述问题，下文将提供多个实施例，下文提供的各个实施例可以用于实现基于飞腾处理器的数据存储。
本发明旨在提供一种基于飞腾处理器的数据存储方案，在本方案中：
（1）通过将自研发的AXD PCIe NVMe嵌入式存储芯片板贴于飞腾平台上，实现占空间小，抗震性好的效果。
（2）自研发的AXD PCIe NVMe嵌入式存储芯片与飞腾平台进行数据传输的数据传输协议是PCIe3.0X4的，带宽为8GB/s，速度上限高，可以满足信息化时代的大数据处理需求。
（3）自研发的AXD PCIe NVM嵌入式存储芯片是集NAND Flash闪存、DRAM缓存、自主研发的控制器为一体的BGA封装嵌入式存储芯片，搭配飞腾平台，实现全国产化平台，打造属于国产CPU到国产存储介质的链条。
以下将提供一个或多个实施例，来具体介绍基于飞腾处理器的数据存储方案。
实施例一
请参阅图1，示出了本发明实施例之基于飞腾处理器的数据存储方法的步骤流程图。可以理解，本方法实施例中的流程图不用于对执行步骤的顺序进行限定。所述基于飞腾处理器的数据存储方法应用于嵌入式存储芯片上，所述嵌入式存储芯片板贴于所述飞腾处理器，所述嵌入式存储芯片电连接所述飞腾处理器，所述嵌入式存储芯片包括控制器、闪存以及缓存。在本发明中，由于板贴是点对点的连接，因此所述嵌入式存储芯片安装在飞腾处理器上所占的空间小，并且有效提高了嵌入式存储芯片在飞腾处理器上的抗震性。
下面以嵌入式存储芯片为执行主体进行示例性描述，具体如下：
如图1所示，所述基于飞腾处理器的数据存储方法可以包括步骤S100~步骤S104，所述方法包括：
步骤S100，接收所述飞腾处理器传输的存储信号，所述存储信号携带有待处理数据，所述存储信号用于指示所述嵌入式存储芯片存储所述待处理数据。
步骤S102，通过所述控制器将所述存储信号发送至所述闪存和/或所述缓存。
步骤S104，通过所述闪存和/或所述缓存基于所述存储信号存储所述待处理数据。
在本实施例中，飞腾处理器可以为FT2000/4核芯片。嵌入式存储芯片可以为AXDPCIe NVMe BGA SSD嵌入式存储芯片。所述闪存可以为NAND Flash闪存。所述缓存可以为DRAM缓存（Dynamic Random Access Memory，动态随机存取存储器）。
在示例性的实施例中，为了更好的了解嵌入式存储芯片中各个模块之间的连接关系，参阅图2，示出了所述嵌入式存储芯片的结构示意图。
所述嵌入式存储芯片通过PCIe总线（peripheral component interconnectexpress，是一种高速串行计算机扩展总线标准）实现其内部各个模块之间的信号传输以及实现所述嵌入式存储芯片与外部处理器（如飞腾处理器）之间通过PCIe端的信号传输。其中，所述PCIe总线包括PCIe物理层，PCIe物理层为PCIe总线的最底层，PCIe物理层还包括PCIe MAC（Media Access Control，媒体数据存储控制）层。在本发明中，PCIe MAC层涉及的核心为PCIe NVMe标准（是一种适用于基于PCIe协议的固态硬盘行业标准）。
所述嵌入式存储芯片包括总线控制器、双核CPU（即控制器）、RAID编解码器、Flash控制器、Flash闪存芯片阵列、安全引擎、主系统缓冲区、DMA控制器、DRAM控制器以及DDR3DRAM（一种计算机内存规格的缓存产品），其中，总线控制器连接分别连接双核CPU、RAID编解码器(Redundant Arrays of Independent Disks,磁盘阵列编解码器)、Flash控制器、安全引擎、主系统缓冲区、DMA控制器（Direct Memory Access，直接存储器访问，一种允许不同速度的硬件装置沟通的控制器）和DRAM控制器，Flash控制器连接Flash闪存芯片阵列，DRAM控制器连接DDR3 DRAM。
为了保证嵌入式存储芯片和飞腾处理器之间能够正常实现信号传输，在示例性的实施例中，所述嵌入式存储芯片包括多组第一PCIe传输数据差分引脚对，所述飞腾处理器包括多组第二PCIe传输数据差分引脚对和多组第三PCIe传输数据差分引脚对；所述第二PCIe传输数据差分引脚对与第一数量的第一PCIe传输数据差分引脚对一一对应，所述多组第三PCIe传输数据差分引脚对与第二数量的第一PCIe传输数据差分引脚对一一对应。所述方法还包括：预先通过所述多组第二PCIe传输数据差分引脚对与第一数量的第一PCIe传输数据差分引脚对之间的第一对应关系，以及所述多组第三PCIe传输数据差分引脚对与第二数量的第一PCIe传输数据差分引脚对之间的第二对应关系，构建所述嵌入式存储芯片与所述飞腾处理器之间的信号传输通道。本实施例中，所述信号传输通道可以为差分信号传输通道。通过嵌入式存储芯片设置的多组第一PCIe传输数据差分引脚对与飞腾处理器设置的多组第二PCIe传输数据差分引脚对和多组第二PCIe传输数据差分引脚对一一对应。多组第一PCIe传输数据差分引脚对包括设于嵌入式存储芯片上的四组第一PCIe传输数据差分引脚对（例如引脚F4、F5、K4、P4、P5、V4、V5、H4、H5、M4、M5、T4、T5、Y4、Y5），多组第二PCIe传输数据差分引脚对包括设于所述飞腾处理器上的两组第二PCIe传输数据差分引脚对；多组第三PCIe传输数据差分引脚对包括设于所述飞腾处理器上的两组第三PCIe传输数据差分引脚对；其中两组第一PCIe传输数据差分引脚对分别对应于所述两组第二PCIe传输数据差分引脚对，另外两组第一PCIe传输数据差分引脚对分别对应于所述两组第三PCIe传输数据差分引脚对。其中，第二PCIe传输数据差分引脚对可以为PCIe3.0X16引脚对；第三PCIe传输数据差分引脚对可以为PCIe3.0X1引脚对。发送接口引脚对的连接方式遵循RX与TX一一对应的原则，其中，RX表示接收差分信号，TX表示发送差分信号，P表示正极，N表示负极。如果RX无法与TX一一对应，则会出现飞腾处理器无法识别嵌入式存储芯片的情况，则需要将嵌入式存储芯片返工，以重新配置发送接收引脚对。
在示例性的实施例中，所述控制器、所述闪存以及所述缓存通过BGA技术封装于所述嵌入式存储芯片内。
参阅图3，为通过BGA技术封装的嵌入式存储芯片的效果图。BGA (Ball GridArray)封装技术为球状引脚栅格阵列封装技术，是一种高密度表面装配封装技术。在封装底部，引脚都成球状并排列成一个类似于格子的图案，由此命名为BGA。采用BGA技术封装的嵌入式存储芯片，可以使嵌入式存储芯片在体积不变的情况下，内存容量提高两到三倍，BGA与TSOP（Thin Small Outline Package封装，薄型小尺寸封装）相比，具有更小体积，更好的散热性能和电性能。BGA封装技术使每平方英寸的存储量有了很大提升，采用BGA封装技术的嵌入式存储芯片在相同容量下，体积只有TSOP封装的三分之一；与传统TSOP封装方式相比，BGA封装方式有更加快速有效的散热途径。
为了实现对所述嵌入式存储芯片的供电；请参阅图4，在示例性的实施例中，所述嵌入式存储芯片通过外接的供电电路连接外部电源，所述供电电路用于向所述嵌入式存储芯片供电。在所述接收所述飞腾处理器传输的存储信号之前，所述方法还包括：步骤S200，通过所述控制器接收所述供电电路的第一输出接口传输的第一电压；步骤S202，通过所述闪存接收所述供电电路的第二输出接口传输的第二电压；及步骤S204，通过所述缓存接收所述供电电路的第三输出接口传输的第三电压。其中，所述第一电压、所述第二电压以及所述第三电压为所述供电电路中的电压时序控制电路根据预设上电时序向所述嵌入式存储芯片传输的电压。
在所述嵌入式存储芯片的PCIe信号与飞腾处理器的PCIe信号的对应关系连通之后，通过外接的供电电路连接外部电源为所述嵌入式存储芯片进行供电。其中，供电电路包括电压时序控制电路。所述电压时序控制电路的设置能够保证外接供电电路能够按照预设上电时序向嵌入式存储芯片的各个模块进行供电，统一、有效地管理所述嵌入式存储芯片的各个模块的上电，有效减低各个模块同时上电的瞬间对供电电网的冲剂，确保用电的稳定和安全。如果嵌入式存储芯片不满足预设上电时序则会出现认不到盘的情况，即飞腾处理器认不到嵌入式存储芯片，保证了飞腾处理器与嵌入式存储芯片连接的稳定性，以使飞腾处理器能够正常读取嵌入式存储芯片。
供电电路提供一组用于给闪存供电的3.3V电压和1.8V电压，供电电路还提供一组用于给所述缓存模拟供电的1.8V电压，供电电路还提供一组用于给控制器供电的0.9V电压，预设上电时序设置为0.9V>1.8V>3.3V，即上电时序预先设置为0.9V电压上电早于1.8V电压，1.8V电压上电早于3.3V电压。通过预设上电时序向嵌入式存储芯片的各个模块上电，确保所述嵌入式存储芯片与飞腾处理器稳定连接，以使所述飞腾处理器能够正常读取所述嵌入式存储芯片。
在示例性的实施例中，所述供电电路包括第一供电电路以及第二供电电路，所述第一供电电路用于传输所述第一电压至所述控制器以及传输所述第二电压至所述闪存，所述第二供电电路用于传输所述第三电压至所述缓存。
为了保证所述嵌入式存储芯片能够被飞腾处理器正常识别，请参阅图5，所述方法还包括：预先对自主研发完成后的嵌入式存储芯片进行识别测试操作，具体如下；
步骤S300，通过所述至少一组第一PCIe传输数据差分引脚对发送第一测试差分信号至所述飞腾处理器；
步骤S302，通过与所述至少一组第一PCIe传输数据差分引脚对对应的至少一组第二PCIe传输数据差分引脚对和/或与所述至少一组第一PCIe传输数据差分引脚对对应的至少一组第三PCIe传输数据差分引脚对基于所述第一测试差分信号生成第二测试差分信号；
步骤S304，当接收到所述飞腾处理器返回的第二测试差分信号，则确定建立与所述飞腾处理器之间的信号传输通道；
步骤S306，建立所述信号传输通道之后，接收所述供电电路传输的多个电压，每个电压的电压值不一致；
步骤S308，判断是否按照预设上电时序接收到所述多个电压；
步骤S310，若按照所述预设上电时序接收到所述多个电压，则确定建立与所述飞腾处理器之间的连接，以使所述飞腾处理器识别所述嵌入式存储芯片。
在示例性的实施例中，若在预设时间内未接收到与所述至少一组第一PCIe传输数据差分引脚对对应的至少一组第二PCIe传输数据差分引脚对基于所述第一测试差分信号返回的第二测试差分信号，或者若在预设时间内未接收到与所述至少一组第一PCIe传输数据差分引脚对对应的至少一组第三PCIe传输数据差分引脚对基于所述第一测试差分信号返回的第二测试差分信号，则确定与所述飞腾处理器之间的信号传输连接失败，即嵌入式存储芯片无法被飞腾处理器识别，并确定所述嵌入式存储芯片进入返工状态，以重新配置所述嵌入式存储芯片。如图6，在设计所述嵌入式存储芯片时，需要根据从所述飞腾处理器的各个引脚中找到用于传输PCIe信号的引脚，从所述嵌入式存储芯片的多个引脚中确定用于传输PCIe信号的引脚；遵循RX对TX的原则，建立飞腾处理器的两组第二PCIe传输数据差分引脚对和两组第三PCIe传输数据差分引脚对与所述嵌入式存储芯片的四组第一PCIe传输数据差分引脚对传输信号的对应关系；所述飞腾处理器向所述嵌入式存储芯片传输的是PEU1_2×4系列信号，其中，PEU1_2×4系列信号包括：PEU1_2×4_TXP0信号、PEU1_2×4_TXN0信号、PEU1_2×4_RXP0信号、PEU1_2×4_RXP0信号、PEU1_2×4_TXP1信号、PEU1_2×4_TXN1信号、PEU1_2×4_RXP1信号、PEU1_2×4_RXP1信号、PEU1_2×4_TXP2信号、PEU1_2×4_TXN2信号、PEU1_2×4_RXP2信号、PEU1_2×4_RXP2信号、PEU1_2×4_TXP3信号、PEU1_2×4_TXN3信号、PEU1_2×4_RXP3信号、PEU1_2×4_RXP3信号。所述嵌入式存储芯片向所述飞腾处理器传输的是对应的SSD_P0RXP系列信号，其中，SSD_P系列信号包括：SSD_P0RXP信号、SSD_P0RXN信号、SSD_P0TXP信号、SSD_P0TXN信号、SSD_P1RXP信号、SSD_P1RXN信号、SSD_P1TXP信号、SSD_P1TXN信号、SSD_P2RXP信号、SSD_P2RXN信号、SSD_P2TXP信号、SSD_P2TXN信号、SSD_P3RXP信号、SSD_P3RXN信号、SSD_P3TXP信号、SSD_P3TXN信号。
在示例性的实施例中，所述嵌入式存储芯片和所述飞腾处理器之间的第一PCIe传输数据差分引脚对和对应的第二PCIe传输数据差分引脚对对应通信连接的组数、第一PCIe传输数据差分引脚对和对应的第三PCIe传输数据差分引脚对对应通信连接的组数越多，两者之间信号传输越快，带宽越快。
若不是按照所述预设上电时序接收到所述多个电压，则确定与所述飞腾处理器之间的连接失败，即嵌入式存储芯片无法正常上电，导致嵌入式存储芯片无法被飞腾处理器识别，并确定所述嵌入式存储芯片进入返工状态，以重新配置所述嵌入式存储芯片。
为了更好的控制预设上电时序，请参阅图7和图8，图7示意性示出了第一供电电路的电路示意图，图8示意性示出了第二供电电路的电路示意图。具体如下：
如图7所示，第一供电电路：
所述第一供电电路包括第一电源供电芯片，所述第一电源供电芯片包括多组第一电源输入接口，例如两组VIN1、两组VIN2、两组VIN3和VIN，所述多组第一电源输入接口连接外部电源H33V。示例性的，两组VIN1、两组VIN2、两组VIN3和VIN通过导线并联，均连接外部电源H33V。两组VIN1、两组VIN2、两组VIN3和VIN均连接一个电容之后接地。
所述第一电源供电芯片还包括第一输出接口VOUT3（如引脚G1）和第二输出接口，所述第二输出接口包括第二主输出接口VOUT1（如引脚D5、D6）和第二I/O输出接口VOUT2（如引脚E6）；所述第一供电电路包括用于文雅的第一电感L3、用于稳压的第二电感L2、用于耦合的第一电容C19、用于耦合的第二电容C10和用于耦合的第三电容C16。
所述第一供电电路还包括第一电感连接接口LX3（如引脚F3、G3），所述第一电感连接接口LX3连接所述第一电感L3的一端，所述第一电感L3的另一端连接所述第一输出接口VOUT3和所述控制器的输入端VCCK（例如引脚G7、G8、G11、G12、H7、H8、H11、H12、J7、J8、J11、J12），所述第一输出接口VOUT3连接所述第一电容C19的一端，所述第一电容C19的另一端接地。
所述第二主输出接口VOUT1连接所述闪存的第一输入端VCC3F（例如引脚D10、E9、E10、W9、W10、Y9、Y10），所述第二主输出接口VOUT1连接所述第二电容C10的一端，所述第二电容C10的另一端接地。
所述第一供电电路还包括第二电感连接接口LX2（如引脚F5、F6），所述第二电感连接接口LX2连接所述第二电感L2的一端，所述第二电感L2的另一端连接所述第二I/O输出接口VOUT2和所述闪存的第二输入端VCCFQ（例如引脚R8、R11、R12、T7、T8、T11、T12、U7、U8、U11、U12），所述第二I/O输出接口VOUT2连接所述第三电容C16的一端，所述第三电容C16的另一端接地。
所述第一供电电路还包括第一接地接口PGND1（如引脚A5、A6）、第二接地接口PGND2（如引脚E5）、第三接地接口PGND3（如引脚F4、G4）以及第四接地接口AGND（如引脚C1）。
如图8所示，第二供电电路：
所述第二供电电路包括第二电源供电芯片，所述第二电源供电芯片包括第二电源输入接口VIN和使能引脚EN，所述第二电源输入接口VIN和所述使能引脚EN连接所述外部电源H33V；所述第二供电电路包括用于耦合的第四电容C23；
所述第二电源供电芯片还包括第三输出接口VOUT，所述第三输出接口VOUT连接所述缓存的输入端V18（例如引脚R7），所述第三输出接口VOUT连接所述第四电容的一端，所述第四电容的另一端接地。所述第二电源供电芯片还包括接地端，例如GND和SGND。
为了在供电电路无法为所述嵌入式存储芯片供电或者无法及时供电时，保证嵌入式存储芯片的正常运行，在示例性的实施例中，所述第一供电电路连接有一个或多个用于储能的第一去耦电容和一个或多个用于储能的第二去耦电容；所述第二供电电路连接有一个或多个用于储能的第三去耦电容。请参阅图9，所述方法还包括：步骤S400，若所述供电电路与所述嵌入式存储芯片断开连接，则通过所述控制器接收所述第一去耦电容提供的第四电压；步骤S402，通过所述闪存接收所述第二去耦电容提供的第五电压；及步骤S404，通过所述缓存接收所述第三去耦电容提供的第六电压。通过上述第一去耦电容、第二去耦电容和第三去耦电容，在信号传输过程中避免其他信号的干扰，且第一去耦电容、第二去耦电容以及第三去耦电容均具备缓存能量的功能。在高频器件工作的时候，在频率的影响下，产生很大的电感影响，而导致嵌入式存储芯片各个模块的供电不及时或者是供电电路与嵌入式存储芯片断开连接时，通过上述去耦电容及时为所述嵌入式存储芯片各个模块供电，保证嵌入式存储芯片能够正常运行。
本发明实施例提供的基于飞腾处理器的数据存储方法，嵌入式存储芯片板贴于飞腾处理器上，嵌入式存储芯片安装在飞腾处理器上所占的空间小，抗震性好；嵌入式存储芯片集成化程度高，且通过飞腾处理器结合嵌入式存储芯片对数据进行存储，增大了数据存储的容量，提高了数据存储的效率，能够满足信息化时代对于数据的大容量存储和快速存储的需求。
本发明实施例至少具有以下有益效果：
（1）所述嵌入式存储芯片直接板贴在飞腾处理器上，相比于有金手指的存储固态硬盘，所占空间小，抗震性能好。
（2）所述嵌入式存储芯片的数据传输协议为PCIe3.0X4协议，带宽可达到8GB/s，速度上限高，可以满足当今信息化时代的对数据快速存储的需求。
（3）所述嵌入式存储芯片是集NAND Flash闪存、DRAM缓存、自主研发控制器为一体的BGA封装嵌入式存储芯片，搭配飞腾平台，实现全国产化平台，有助于推动国产CPU到国产存储介质的发展。
实施例二
请继续参阅图10，示出了本发明实施例之基于飞腾处理器的数据存储系统50的程序模块示意图。在本实施例中，基于飞腾处理器的数据存储系统50可以包括或被分割成一个或多个程序模块，一个或者多个程序模块被存储于嵌入式存储芯片中，并由一个或多个处理器所执行，以完成本发明，并可实现上述基于飞腾处理器的数据存储方法。所述基于飞腾处理器的数据存储系统50应用于嵌入式存储芯片上，所述嵌入式存储芯片板贴于所述飞腾处理器，所述嵌入式存储芯片电连接所述飞腾处理器，所述嵌入式存储芯片包括控制器、闪存以及缓存。以下描述将具体介绍本实施例各程序模块的功能：
所述系统包括：接收模块500,、发送模块502以及存储模块504，其中：
接收模块500，用于接收所述飞腾处理器传输的存储信号，所述存储信号携带有待处理数据，所述存储信号用于指示所述嵌入式存储芯片存储所述待处理数据；
发送模块502，用于通过所述控制器将所述存储信号发送至所述闪存和/或所述缓存；及
存储模块504，用于通过所述闪存和/或所述缓存基于所述存储信号存储所述待处理数据。
其中，飞腾处理器可以为FT2000/4核芯片。嵌入式存储芯片可以为AXD PCIe NVMeBGA SSD嵌入式存储芯片。所述闪存可以为NAND Flash闪存。所述缓存可以为DRAM缓存。
实施例三
参阅图11，示意性示出了本发明实施例三之一种基于飞腾处理器的存储主板1的整体结构示意图。
如图11所示，所述基于飞腾处理器的存储主板1包括：所述飞腾处理器2以及嵌入式存储芯片3，所述嵌入式存储芯片3板贴于所述飞腾处理器2，所述嵌入式存储芯片3连接所述飞腾处理器2；所述嵌入式存储芯片3包括控制器4、闪存和缓存，所述控制器4连接所述闪存和所述缓存；所述嵌入式存储芯片3用于存储所述飞腾处理器2传输的待处理数据。其中，所述飞腾处理器2为FT-2000/4芯片。嵌入式存储芯片可以为AXD PCIe NVMe BGA SSD嵌入式存储芯片。所述闪存可以为NAND Flash闪存5。所述缓存可以为DRAM缓存6。
在本发明中，由于板贴是点对点的连接，因此所述嵌入式存储芯片3安装在飞腾处理器2上所占的空间小，并且有效提高了嵌入式存储芯片3在飞腾处理器2上的抗震性。并且所述嵌入式存储芯片3集成化程度高；所述存储主板1的接口种类丰富，可以满足用户对存储产品的多种使用需求。
为了保证所述嵌入式存储芯片3和所述飞腾处理器2之间能够实现正常的信号传输，在示例性的实施例中，所述嵌入式存储芯片3设置有四组第一PCIe传输数据差分引脚对；所述飞腾处理器2设有两组第二PCIe传输数据差分引脚对和两组第三PCIe传输数据差分引脚对；其中两组第一PCIe传输数据差分引脚对分别对应连接所述两组第二PCIe传输数据差分引脚对，且其中两组第一PCIe传输数据差分引脚对分别与对应的第二PCIe传输数据差分引脚对通信连接，以实现信号传输；另外两组第一PCIe传输数据差分引脚对分别一一对应于所述两组第三PCIe传输数据差分引脚对，且另外两组第一PCIe传输数据差分引脚对分别与对应的第三PCIe传输数据差分引脚对通信连接，以实现信号传输。在本实施中，四组第一PCIe传输数据差分引脚对和两组第二PCIe传输数据差分引脚对、两组第三PCIe传输数据差分引脚对的之间的通信连接，遵循RX与TX一一对应的原则。
为了实现嵌入式存储芯片3中各个模块之间的信号传输，所述嵌入式存储芯片3还包括总线控制器，所述控制器4连接所述总线控制器；所述闪存包括Flash控制器和Flash闪存芯片阵列；所述Flash控制器分别与所述Flash闪存芯片阵列和所述总线控制器连接；所述缓存包括DRAM控制器和DDR3 DRAM存储阵列；所述DRAM控制器分别与所述DDR3 DRAM存储阵列和所述总线控制器连接。在本实施例中，通过控制器4控制所述闪存和所述缓存以实现所述嵌入式存储芯片3的数据存储功能。
结合图12，示出了所述嵌入式存储芯片3的结构示意图。所述嵌入式存储芯片3通过PCIe总线实现其内部各个模块之间的信号传输以及实现所述嵌入式存储芯片3与外部处理器（如飞腾处理器2）之间通过PCIe端的信号传输。其中，所述PCIe总线包括PCIe物理层，PCIe物理层为PCIe总线的最底层，PCIe物理层还包括PCIe MAC（Media Access Control，媒体数据存储控制）层。在本发明中，PCIe MAC层涉及的核心为PCIe NVMe标准（适用于基于PCIe协议的固态硬盘行业标准）。
所述嵌入式存储芯片3包括总线控制器、双核CPU（即控制器4）、RAID编解码器、Flash控制器、Flash闪存芯片阵列、安全引擎、主系统缓冲区、DMA控制器、DRAM控制器以及DDR3 DRAM，其中，总线控制器连接分别连接双核CPU、RAID编解码器、Flash控制器、安全引擎、主系统缓冲区、DMA控制器和DRAM控制器，Flash控制器连接Flash闪存芯片阵列，DRAM控制器连接DDR3 DRAM。
为了实现对所述嵌入式存储芯片3的供电；在示例性的实施例中，所述存储主板1还包括供电电路，所述供电电路包括与第一电源供电芯片连接的第一供电电路和与第二电源供电芯片连接的第二供电电路；
所述第一电源供电芯片包括多组第一电源输入接口，所述多组第一电源输入接口连接外部电源；
所述第一电源供电芯片还包括第一输出接口和第二输出接口，所述第二输出接口包括第二主输出接口和第二I/O输出接口；所述第一供电电路包括用于稳压的第一电感、用于稳压的第二电感、用于耦合的第一电容、用于耦合的第二电容和用于耦合的第三电容；
所述第一电源供电芯片连接所述第一电感的一端，所述第一电感的另一端连接所述第一输出接口和所述控制器4的输入端，所述第一输出接口连接所述第一电容的一端，所述第一电容的另一端接地；
所述第二主输出接口连接所述闪存的第一输入端，所述第二主输出接口连接所述第二电容的一端，所述第二电容的另一端接地；
所述第二I/O输出接口连接第二电感的一端，所述第二电感的另一端连接所述闪存的第二输入端和所述第二I/O输出接口，所述第二I/O输出接口连接所述第三电容的一端，所述第三电容的另一端接地；
所述第二电源供电芯片包括第二电源输入接口和使能引脚，所述第二电源输入接口和所述使能引脚连接所述外部电源；所述第二供电电路包括用于耦合的第四电容；
所述第二电源供电芯片还包括第三输出接口，所述第三输出接口连接所述缓存的输入端，所述第三输出接口连接所述第四电容的一端，所述第四电容的另一端接地。
为了更好的控制预设上电时序，请参阅图13和图14，图13示意性示出了第一供电电路的供电电路示意图，图14示意性示出了第二供电电路示意图。具体如下：
如图13所示，第一供电电路：
所述第一供电电路包括第一电源供电芯片，所述第一电源供电芯片包括多组第一电源输入接口，例如两组VIN1、两组VIN2、两组VIN3和VIN，所述多组第一电源输入接口连接外部电源H33V。示例性的，两组VIN1、两组VIN2、两组VIN3和VIN通过导线并联，均连接外部电源H33V。两组VIN1、两组VIN2、两组VIN3和VIN均连接一个电容之后接地。
所述第一电源供电芯片还包括第一输出接口VOUT3（如引脚G1）和第二输出接口，所述第二输出接口包括第二主输出接口VOUT1（如引脚D5、D6）和第二I/O输出接口VOUT2（如引脚E6）；所述第一供电电路包括用于文雅的第一电感L3、用于稳压的第二电感L2、用于耦合的第一电容C19、用于耦合的第二电容C10和用于耦合的第三电容C16。
所述第一供电电路还包括第一电感连接接口LX3（如引脚F3、G3），所述第一电感连接接口LX3连接所述第一电感L3的一端，所述第一电感L3的另一端连接所述第一输出接口VOUT3和所述控制器4的输入端VCCK（例如引脚G7、G8、G11、G12、H7、H8、H11、H12、J7、J8、J11、J12），所述第一输出接口VOUT3连接所述第一电容C19的一端，所述第一电容C19的另一端接地。
所述第二主输出接口VOUT1连接所述闪存的第一输入端VCC3F（例如引脚D10、E9、E10、W9、W10、Y9、Y10），所述第二主输出接口VOUT1连接所述第二电容C10的一端，所述第二电容C10的另一端接地。
所述第一供电电路还包括第二电感连接接口LX2（如引脚F5、F6），所述第二电感连接接口LX2连接所述第二电感L2的一端，所述第二电感L2的另一端连接所述第二I/O输出接口VOUT2和所述闪存的第二输入端VCCFQ（例如引脚R8、R11、R12、T7、T8、T11、T12、U7、U8、U11、U12），所述第二I/O输出接口VOUT2连接所述第三电容C16的一端，所述第三电容C16的另一端接地。
所述第一供电电路还包括第一接地接口PGND1（如引脚A5、A6）、第二接地接口PGND2（如引脚E5）、第三接地接口PGND3（如引脚F4、G4）以及第四接地接口AGND（如引脚C1）。
如图14所示，第二供电电路：
所述第二供电电路包括第二电源供电芯片，所述第二电源供电芯片包括第二电源输入接口VIN和使能引脚EN，所述第二电源输入接口VIN和所述使能引脚EN连接所述外部电源H33V；所述第二供电电路包括用于耦合的第四电容C23；
所述第二电源供电芯片还包括第三输出接口VOUT，所述第三输出接口VOUT连接所述缓存的输入端V18（例如引脚R7），所述第三输出接口VOUT连接所述第四电容的一端，所述第四电容的另一端接地。所述第二电源供电芯片还包括接地端，例如GND和SGND。
为了在供电电路无法为所述嵌入式存储芯片3供电或者无法及时供电时，保证嵌入式存储芯片3的正常运行，如图15-图18所示，所述第一供电电路连接有一个或多个用于储能的第一去耦电容和一个或多个用于储能的第二去耦电容；所述第二供电电路连接有一个或多个用于储能的第三去耦电容。通过上述第一去耦电容、第二去耦电容和第三去耦电容，在信号传输过程中避免其他信号的干扰，且第一去耦电容、第二去耦电容以及第三去耦电容均具备缓存能量的功能。在高频器件工作的时候，在频率的影响下，产生很大的电感影响，而导致嵌入式存储芯片3各个模块的供电不及时或者是供电电路与嵌入式存储芯片3断开连接时，通过上述去耦电容及时为所述嵌入式存储芯片3各个模块供电，保证嵌入式存储芯片3能够正常运行。
如图15所示，第一去耦电容包括包括电容C6542、电容BC46、电容BC47、电容BC49，其中，电容C6542的一端连接所述控制器4的输入端VCCK，电容C6542的一端连接电容BC46的一端，电容C6542的另一端连接电容BC46的另一端，且电容C6542的另一端接地；电容BC46的一端连接电容BC47的一端，电容BC46的另一端连接电容BC47的另一端；电容BC47的一端连接电容BC49的一端，电容BC47的另一端连接电容BC49的另一端。
如图16所示，第二去耦电容包括电容C5437、电容BC48、电容BC35、电容BC40，其中，电容C5437的一端连接所述闪存的第一输入端VCC3F，电容C5437的一端连接电容BC48的一端，电容C5437的另一端连接电容BC48的另一端，且电容C5437的另一端接地；电容BC48的一端连接电容BC35的一端，电容BC48的另一端连接电容BC35的另一端；电容BC35的一端连接电容BC40的一端，电容BC35的另一端连接电容BC40的另一端。
如图17所示，第二去耦电容还包括电容C6541、电容BC51、电容BC38、电容BC52和电容BC55，其中，电容C6541的一端连接所述闪存的第二输入端VCCFQ，电容C6541的一端连接电容BC51的一端，电容C6541的另一端连接电容BC51的另一端，且电容C6541的另一端接地；电容BC51的一端连接电容BC38的一端，电容BC51的另一端连接电容BC38的另一端；电容BC38的一端连接电容BC52的一端，电容BC38的另一端连接电容BC52的另一端；电容BC52的一端连接电容BC55的一端，电容BC52的另一端连接电容BC55的另一端。
如图18所示，第三去耦电容还包括电容C6538和电容BC45，其中，电容C6538的一端连接所述缓存的输入端V18，电容C6538的一端连接电容BC45的一端，电容C6538的另一端连接电容BC45的另一端，且电容C6538的另一端接地。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (8)

1.一种基于飞腾处理器的数据存储方法，其特征在于，应用于嵌入式存储芯片上，所述嵌入式存储芯片板贴于所述飞腾处理器，所述嵌入式存储芯片电连接所述飞腾处理器，所述嵌入式存储芯片包括控制器、闪存以及缓存；所述方法包括：
所述嵌入式存储芯片通过外接的供电电路连接外部电源，所述供电电路用于向所述嵌入式存储芯片供电；
通过所述控制器接收所述供电电路的第一输出接口传输的第一电压；
通过所述闪存接收所述供电电路的第二输出接口传输的第二电压；
通过所述缓存接收所述供电电路的第三输出接口传输的第三电压；
接收所述飞腾处理器传输的存储信号，所述存储信号携带有待处理数据，所述存储信号用于指示所述嵌入式存储芯片存储所述待处理数据；
通过所述控制器将所述存储信号发送至所述闪存和/或所述缓存；及
通过所述闪存和/或所述缓存基于所述存储信号存储所述待处理数据；
所述嵌入式存储芯片包括多组第一PCIe传输数据差分引脚对，所述飞腾处理器包括多组第二PCIe传输数据差分引脚对和多组第三PCIe传输数据差分引脚对；所述第二PCIe传输数据差分引脚对与第一数量的第一PCIe传输数据差分引脚对一一对应，多组所述第三PCIe传输数据差分引脚对与第二数量的所述第一PCIe传输数据差分引脚对一一对应；
所述方法还包括：
预先通过多组所述第二PCIe传输数据差分引脚对与第一数量的所述第一PCIe传输数据差分引脚对之间的第一对应关系，以及多组所述第三PCIe传输数据差分引脚对与第二数量的所述第一PCIe传输数据差分引脚对之间的第二对应关系，构建所述嵌入式存储芯片与所述飞腾处理器之间的信号传输通道；
通过至少一组所述第一PCIe传输数据差分引脚对发送第一测试差分信号至所述飞腾处理器；
通过与至少一组所述第一PCIe传输数据差分引脚对对应的至少一组所述第二PCIe传输数据差分引脚对和/或与至少一组所述第一PCIe传输数据差分引脚对对应的至少一组所述第三PCIe传输数据差分引脚对基于所述第一测试差分信号生成第二测试差分信号；
当接收到所述飞腾处理器返回的第二测试差分信号，则确定建立与所述飞腾处理器之间的信号传输通道；
建立所述信号传输通道之后，接收所述供电电路传输的多个电压，每个电压的电压值不一致；
判断是否按照预设上电时序接收到所述多个电压；
若按照所述预设上电时序接收到所述多个电压，则确定建立与所述飞腾处理器之间的连接，以使所述飞腾处理器识别所述嵌入式存储芯片。
2.根据权利要求1所述的基于飞腾处理器的数据存储方法，其特征在于，所述控制器、所述闪存以及所述缓存通过BGA技术封装于所述嵌入式存储芯片内。
3.根据权利要求1所述的基于飞腾处理器的数据存储方法，其特征在于，所述第一电压、所述第二电压以及所述第三电压为所述供电电路中的电压时序控制电路根据预设上电时序向所述嵌入式存储芯片传输的电压。
4.根据权利要求3所述的基于飞腾处理器的数据存储方法，其特征在于，所述供电电路包括第一供电电路以及第二供电电路，所述第一供电电路用于传输所述第一电压至所述控制器以及传输所述第二电压至所述闪存，所述第二供电电路用于传输所述第三电压至所述缓存；
所述第一供电电路连接有一个或多个用于储能的第一去耦电容和一个或多个用于储能的第二去耦电容；所述第二供电电路连接有一个或多个用于储能的第三去耦电容；
所述方法还包括：
若所述供电电路与所述嵌入式存储芯片断开连接，则
通过所述控制器接收所述第一去耦电容提供的第四电压；
通过所述闪存接收所述第二去耦电容提供的第五电压；及
通过所述缓存接收所述第三去耦电容提供的第六电压。
5.一种基于飞腾处理器的数据存储系统，其特征在于，应用于嵌入式存储芯片上，所述嵌入式存储芯片板贴于所述飞腾处理器，所述嵌入式存储芯片电连接所述飞腾处理器，所述嵌入式存储芯片包括控制器、闪存以及缓存；所述系统包括：
接收模块，用于接收所述飞腾处理器传输的存储信号，所述存储信号携带有待处理数据，所述存储信号用于指示所述嵌入式存储芯片存储所述待处理数据；
发送模块，用于通过所述控制器将所述存储信号发送至所述闪存和/或所述缓存；及
存储模块，用于通过所述闪存和/或所述缓存基于所述存储信号存储所述待处理数据；
其中，所述嵌入式存储芯片通过外接的供电电路连接外部电源，所述供电电路用于向所述嵌入式存储芯片供电；
通过所述控制器接收所述供电电路的第一输出接口传输的第一电压；
通过所述闪存接收所述供电电路的第二输出接口传输的第二电压；
通过所述缓存接收所述供电电路的第三输出接口传输的第三电压；
所述嵌入式存储芯片包括多组第一PCIe传输数据差分引脚对；
所述飞腾处理器包括多组第二PCIe传输数据差分引脚对和多组第三PCIe传输数据差分引脚对；所述第二PCIe传输数据差分引脚对与第一数量的第一PCIe传输数据差分引脚对一一对应，多组所述第三PCIe传输数据差分引脚对与第二数量的所述第一PCIe传输数据差分引脚对一一对应；
预先通过多组所述第二PCIe传输数据差分引脚对与第一数量的所述第一PCIe传输数据差分引脚对之间的第一对应关系，以及多组所述第三PCIe传输数据差分引脚对与第二数量的所述第一PCIe传输数据差分引脚对之间的第二对应关系，构建所述嵌入式存储芯片与所述飞腾处理器之间的信号传输通道；
通过至少一组所述第一PCIe传输数据差分引脚对发送第一测试差分信号至所述飞腾处理器；
通过与至少一组所述第一PCIe传输数据差分引脚对对应的至少一组所述第二PCIe传输数据差分引脚对和/或与至少一组所述第一PCIe传输数据差分引脚对对应的至少一组所述第三PCIe传输数据差分引脚对基于所述第一测试差分信号生成第二测试差分信号；
当接收到所述飞腾处理器返回的第二测试差分信号，则确定建立与所述飞腾处理器之间的信号传输通道；
建立所述信号传输通道之后，接收供电电路传输的多个电压，每个电压的电压值不一致；
判断是否按照预设上电时序接收到所述多个电压；
若按照所述预设上电时序接收到所述多个电压，则确定建立与所述飞腾处理器之间的连接，以使所述飞腾处理器识别所述嵌入式存储芯片。
6.一种基于飞腾处理器的存储主板，其特征在于，包括：
所述飞腾处理器；以及
嵌入式存储芯片，板贴于所述飞腾处理器，所述嵌入式存储芯片连接所述飞腾处理器；所述嵌入式存储芯片包括控制器、闪存和缓存，所述控制器连接所述闪存和所述缓存；所述嵌入式存储芯片用于存储所述飞腾处理器传输的待处理数据；
其中，所述嵌入式存储芯片通过外接的供电电路连接外部电源，所述供电电路用于向所述嵌入式存储芯片供电；
通过所述控制器接收所述供电电路的第一输出接口传输的第一电压；
通过所述闪存接收所述供电电路的第二输出接口传输的第二电压；
通过所述缓存接收所述供电电路的第三输出接口传输的第三电压；
所述嵌入式存储芯片包括多组第一PCIe传输数据差分引脚对；
所述飞腾处理器包括多组第二PCIe传输数据差分引脚对和多组第三PCIe传输数据差分引脚对；所述第二PCIe传输数据差分引脚对与第一数量的所述第一PCIe传输数据差分引脚对一一对应，所述多组所述第三PCIe传输数据差分引脚对与第二数量的所述第一PCIe传输数据差分引脚对一一对应；
预先通过多组所述第二PCIe传输数据差分引脚对与第一数量的所述第一PCIe传输数据差分引脚对之间的第一对应关系，以及多组所述第三PCIe传输数据差分引脚对与第二数量的所述第一PCIe传输数据差分引脚对之间的第二对应关系，构建所述嵌入式存储芯片与所述飞腾处理器之间的信号传输通道；
通过至少一组所述第一PCIe传输数据差分引脚对发送第一测试差分信号至所述飞腾处理器；
通过与至少一组所述第一PCIe传输数据差分引脚对对应的至少一组所述第二PCIe传输数据差分引脚对和/或与至少一组所述第一PCIe传输数据差分引脚对对应的至少一组所述第三PCIe传输数据差分引脚对基于所述第一测试差分信号生成第二测试差分信号；
当接收到所述飞腾处理器返回的第二测试差分信号，则确定建立与所述飞腾处理器之间的信号传输通道；
建立所述信号传输通道之后，接收供电电路传输的多个电压，每个电压的电压值不一致；
判断是否按照预设上电时序接收到所述多个电压；
若按照所述预设上电时序接收到所述多个电压，则确定建立与所述飞腾处理器之间的连接，以使所述飞腾处理器识别所述嵌入式存储芯片。
7.根据权利要求6所述的基于飞腾处理器的存储主板，其特征在于，所述嵌入式存储芯片设置有四组第一PCIe传输数据差分引脚对；
所述飞腾处理器设有两组第二PCIe传输数据差分引脚对和两组第三PCIe传输数据差分引脚对；
其中两组第一PCIe传输数据差分引脚对分别一一对应于所述两组第二PCIe传输数据差分引脚对，且其中两组第一PCIe传输数据差分引脚对分别与对应的第二PCIe传输数据差分引脚对通信连接，以实现信号传输；另外两组第一PCIe传输数据差分引脚对分别一一对应于所述两组第三PCIe传输数据差分引脚对，且另外两组第一PCIe传输数据差分引脚对分别与对应的第三PCIe传输数据差分引脚对通信连接，以实现信号传输。
8.根据权利要求6所述的基于飞腾处理器的存储主板，其特征在于，所述嵌入式存储芯片还包括总线控制器，所述控制器连接所述总线控制器；
所述闪存包括Flash控制器和Flash闪存芯片阵列；所述Flash控制器分别与所述Flash闪存芯片阵列和所述总线控制器连接；
所述缓存包括DRAM控制器和DDR3 DRAM存储阵列；所述DRAM控制器分别与所述DDR3DRAM存储阵列和所述总线控制器连接。
CN202110941765.5A 2021-08-17 2021-08-17 基于飞腾处理器的数据存储方法、系统及存储主板 Active CN113704160B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110941765.5A CN113704160B (zh) 2021-08-17 2021-08-17 基于飞腾处理器的数据存储方法、系统及存储主板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110941765.5A CN113704160B (zh) 2021-08-17 2021-08-17 基于飞腾处理器的数据存储方法、系统及存储主板

Publications (2)

Publication Number Publication Date
CN113704160A CN113704160A (zh) 2021-11-26
CN113704160B true CN113704160B (zh) 2023-03-24

Family

ID=78652983

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110941765.5A Active CN113704160B (zh) 2021-08-17 2021-08-17 基于飞腾处理器的数据存储方法、系统及存储主板

Country Status (1)

Country Link
CN (1) CN113704160B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN215576589U (zh) * 2021-08-17 2022-01-18 深圳市安信达存储技术有限公司 基于飞腾处理器的存储主板
CN115291814B (zh) * 2022-10-09 2023-07-25 深圳市安信达存储技术有限公司 嵌入式存储芯片数据存储方法、嵌入式存储芯片及存储系统
CN117915670B (zh) * 2024-03-14 2024-07-05 上海芯高峰微电子有限公司 一种存算一体的芯片结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100495312C (zh) * 2007-08-17 2009-06-03 杭州华三通信技术有限公司 存储控制系统及其处理节点
CN103500131B (zh) * 2013-09-18 2015-09-09 华为技术有限公司 一种存储系统掉电数据备份方法及存储系统控制器
CN105116975A (zh) * 2015-08-28 2015-12-02 山东超越数控电子有限公司 一种计算机板载硬盘及其实现方法
CN215576589U (zh) * 2021-08-17 2022-01-18 深圳市安信达存储技术有限公司 基于飞腾处理器的存储主板

Also Published As

Publication number Publication date
CN113704160A (zh) 2021-11-26

Similar Documents

Publication Publication Date Title
CN113704160B (zh) 基于飞腾处理器的数据存储方法、系统及存储主板
US20180024957A1 (en) Techniques to enable disaggregation of physical memory resources in a compute system
US11963299B2 (en) Load reduced memory module
CN215576589U (zh) 基于飞腾处理器的存储主板
US8028404B2 (en) Multi-function module
US10628343B2 (en) Systems and methods for utilizing DDR4-DRAM chips in hybrid DDR5-DIMMs and for cascading DDR5-DIMMs
US7911819B2 (en) Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules
US8908378B2 (en) System including a plurality of encapsulated semiconductor chips
CN113704161B (zh) 基于龙芯处理器的数据存储方法、系统及存储主板
US8897030B2 (en) Expansion apparatus with serial advanced technology attachment dual in-line memory module device
TW201515176A (zh) 具有一控制器及一記憶體堆疊之彈性記憶體系統
CN101211649B (zh) 带有固态磁盘的动态随机存取内存模块
CN111104358B (zh) 解聚计算机系统
CN113704834B (zh) 基于飞腾处理器的智能销毁方法
CN216388074U (zh) 基于龙芯处理器的存储主板
CN117909273A (zh) 一种计算设备
CN216527166U (zh) 一种大容量存储系统
CN113704836B (zh) 基于龙芯处理器的智能销毁方法
US20210313744A1 (en) Ground pin for device-to-device connection
WO2022056757A1 (en) Three-dimensional stacked processing systems
CN113157602B (zh) 一种对内存进行分配的方法、设备及计算机可读存储介质
CN2791748Y (zh) 存储卡适配器及其电路板
US20220304142A1 (en) Circuit board to reduce far end cross talk
EP4020472B1 (en) Improved memory module that conserves motherboard wiring space
CN115966224A (zh) 多晶粒封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant