CN113704017A - 一种逻辑纠错方法、电路、计算机芯片及物联网芯片 - Google Patents

一种逻辑纠错方法、电路、计算机芯片及物联网芯片 Download PDF

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Abstract

本发明实施例公开了一种逻辑纠错方法、电路、计算机芯片及物联网芯片，应用于逻辑纠错电路，所述逻辑纠错电路包括：IMP逻辑运算单元、或非逻辑检测单元、或逻辑运算单元；所述方法包括：根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合；所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是否产生逻辑错误；若产生所述逻辑错误，所述或逻辑运算单元则纠正所述逻辑错误。选择合适的激励电压，调控逻辑错误发生规律，使用两类特定的逻辑基元，以逻辑级联的方式完成逻辑错误的检测与纠正，提出一种低资源开销的以忆阻器为基础的逻辑纠错的方法。

Description

一种逻辑纠错方法、电路、计算机芯片及物联网芯片
技术领域
本发明涉及计算机技术领域，尤其涉及一种逻辑纠错方法、电路、计 算机芯片及物联网芯片。
背景技术
忆阻器是一种有记忆功能的非线性电阻。通过控制电流的变化可改变 忆阻器的阻值，通过对高低阻态的定义，可以实现存储数据的功能。忆阻 器具有非易失特性、高集成度、与CMOS高兼容性的特点，展现出广泛的 应用前景。
由于目前制备工艺等问题，忆阻器存在较多的非理想因素，比如阻值 存在波动、电压转变阈值存在波动，导致忆阻器状态逻辑在实际运行中出 现意外错误。针对忆阻器的状态逻辑操作中存在的问题，现有技术提出通 过选择合适的激励电压施加方案，控制状态逻辑错误类型，随后使用外围 CMOS电路完成错误的检测与纠正。但现有技术的资源开销仍然较大，并 且降低了存内计算优势。
发明内容
鉴于现有技术的缺陷，本申请提出一种逻辑纠错方法、电路、计算机 芯片及物联网芯片，实现低资源开销的基于忆阻器自身完成逻辑纠错的方 法。
第一方面，本申请提供一种逻辑纠错方法，应用于逻辑纠错电路，所 述逻辑纠错电路包括：第一忆阻器、第二忆阻器、第三忆阻器和第四忆阻 器；各忆阻器的第一端分别与对应的激励电压输入端连接；所述各忆阻器 的第二端依次连接到同一位线上；所述第一忆阻器与所述第二忆阻器构成 IMP逻辑运算单元；所述第一忆阻器、所述第二忆阻器和所述第三忆阻器 构成第一或非逻辑运算单元；所述第一忆阻器、所述第二忆阻器和第四忆 阻器构成第二或非逻辑运算单元；所述第一或非逻辑运算单元和所述第二 或非逻辑运算单元构成或非逻辑检测单元；所述第二忆阻器、所述三忆阻 器和第四忆阻器构成或逻辑运算单元；
所述方法包括：
根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件， 确定会出现高低阻态转换错误结果的目标逻辑组合；
所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果，根据 所述逻辑输出结果判断是否产生逻辑错误；
若产生所述逻辑错误，所述或逻辑运算单元则纠正所述逻辑错误。
可选的，所述逻辑纠错电路中各忆阻器的高阻态和低阻态分别对应逻 辑“0”和逻辑“1”。
可选的，所述根据所述IMP逻辑运算单元的四组初始逻辑组合及高低 阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合，包括：
对各组初始逻辑组合在不同激励电压下进行测试，得到各组初始逻辑 组合对应的测试结果；
根据四组测试结果确定对应的第一激励电压范围；
在所述第一激励电压范围内，选择第一激励电压激励所述IMP逻辑运 算单元；
在所述第一激励电压激励下，根据所述高低阻态转换条件确定会出现 高低阻态转换错误结果的目标逻辑组合。
可选的，所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结 果，根据所述逻辑输出结果判断是否产生逻辑错误，包括：
将所述第一或非逻辑运算单元的所述第一忆阻器与所述第二忆阻器作 为输入忆阻器，所述第三忆阻器作为或非逻辑输出忆阻器，获取所述第三 忆阻器的第一或非逻辑输出结果；
将所述第二或非逻辑运算单元的所述第一忆阻器与所述第二忆阻器作 为输入忆阻器，所述第四忆阻器作为或非逻辑输出忆阻器，获取所述第四 忆阻器的第二或非逻辑输出结果；
若所述第一或非逻辑输出结果和/或所述第二或非逻辑输出结果中的输 出结果为低阻态，则确定所述目标逻辑组合产生逻辑错误。
可选的，所述若产生所述逻辑错误，所述或逻辑运算单元则纠正所述 逻辑错误，包括：
将所述或逻辑运算单元的所述第二忆阻器作为或逻辑输出忆阻器，所 述第三忆阻器和第四忆阻器作为输入忆阻器；
根据所述第三忆阻器和第四忆阻器的输入逻辑组合确定对应的所述第 二忆阻器的或逻辑输出结果，将所述或逻辑输出结果作为纠正后的正确逻 辑结果。
可选的，所述方法还包括：
确定所述第一或非逻辑运算单元、第二或非逻辑运算单元和所述或逻 辑运算单元分别对应的初始第一或非逻辑组合、初始第二或非逻辑组合和 初始或逻辑组合；
分别对所述初始第一或非逻辑组合、初始第二或非逻辑组合和初始或 逻辑组合在不同激励电压下进行测试，分别得到对应的分别得到对应的第 一或非逻辑测试结果、第二或非逻辑测试结果、或逻辑测试结果；
根据所述第一或非逻辑测试结果、所述第二或非逻辑测试结果、所述 或逻辑测试结果分别确定对应的第二激励电压范围、第三激励电压范围和 第四激励电压范围；
在所述第二激励电压范围、第三激励电压范围和第四激励电压范围内， 分别选择第二激励电压、第三激励电压和第四激励电压分别激励所述第一 或非逻辑运算单元、第二或非逻辑运算单元和所述或逻辑运算单元。
第二方面，本申请提供一种逻辑纠错电路，所述电路包括：第一至第 四忆阻器和辅助电阻；第一忆阻器、第二忆阻器、第三忆阻器和第四忆阻 器；各忆阻器的第一端分别与对应的激励电压输入端连接；所述各忆阻器 的第二端依次连接到同一位线上；所述第一忆阻器与所述第二忆阻器构成 IMP逻辑运算单元；所述第一忆阻器、所述第二忆阻器和所述第三忆阻器 构成第一或非逻辑运算单元；所述第一忆阻器、所述第二忆阻器和第四忆 阻器构成第二或非逻辑运算单元；所述第一或非逻辑运算单元和所述第二 或非逻辑运算单元构成或非逻辑检测单元；所述第二忆阻器、所述三忆阻 器和第四忆阻器构成或逻辑运算单元；
所述IMP逻辑运算单元，用于根据四组初始逻辑组合及高低阻态转换 条件，确定会出现高低阻态转换错误结果的目标逻辑组合；
所述或非逻辑检测单元，用于检测所述目标逻辑组合的逻辑输出结果， 根据所述逻辑输出结果判断是否产生逻辑错误；
若产生所述逻辑错误，所述或逻辑运算单元，用于纠正所述逻辑错误。
可选的，所述电路还包括：辅助电阻，所述辅助电阻的第一端连接在 所述同一位线上，所述辅助电阻的第二端接地。
第三方面，本申请提供一种计算机芯片，包括上述任一项所述的逻辑 纠错电路，或者根据上述任一项所述的逻辑纠错方法进行逻辑纠错处理。
第四方面，本申请提供一种物联网芯片，包括上述任一项所述的逻辑 纠错电路，或者根据上述任一项所述的逻辑纠错方法进行逻辑纠错处理。
本申请提供一种逻辑纠错方法、电路、计算机芯片及物联网芯片，应 用于逻辑纠错电路，所述逻辑纠错电路包括：第一忆阻器、第二忆阻器、 第三忆阻器和第四忆阻器；各忆阻器的第一端分别与对应的激励电压输入 端连接；所述各忆阻器的第二端依次连接到同一位线上；所述第一忆阻器 与所述第二忆阻器构成IMP逻辑运算单元；所述第一忆阻器、所述第二忆 阻器和所述第三忆阻器构成第一或非逻辑运算单元；所述第一忆阻器、所 述第二忆阻器和第四忆阻器构成第二或非逻辑运算单元；所述第一或非逻 辑运算单元和所述第二或非逻辑运算单元构成或非逻辑检测单元；所述第 二忆阻器、所述三忆阻器和第四忆阻器构成或逻辑运算单元；所述方法包 括：根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件， 确定会出现高低阻态转换错误结果的目标逻辑组合；所述或非逻辑检测单 元检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是 否产生逻辑错误；若产生所述逻辑错误，所述或逻辑运算单元则纠正所述 逻辑错误。选择合适的激励电压，调控逻辑错误发生规律，使用两类特定 的逻辑基元，以级联的方式完成逻辑错误的检测与纠正，提出一种低资源 开销的基于忆阻器自身完成逻辑纠错的方法。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例中所需要使用 的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例， 因此不应被看作是对本发明保护范围的限定。在各个附图中，类似的构成 部分采用类似的编号。
图1示出了一种逻辑纠错电路结构示意图；
图2示出了一种逻辑纠错方法流程示意图；
图3示出了一种逻辑纠错电路部分结构示意图；
图4示出了一种逻辑转换条件示意图；
图5示出了一种逻辑纠错电路部分结构示意图；
图6(a)-(c)示出了一种逻辑纠错方法的激励电压测试图；
图7(a)-(d)示出了一种逻辑纠错方法的测试结果示意图；
图8示出了一种逻辑纠错方法的纠错前后测试结果示意图。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。
通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同 的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详 细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选 定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动 的前提下所获得的所有其他实施例，都属于本发明保护的范围。
在下文中，可在本发明的各种实施例中使用的术语“包括”、“具有” 及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述 项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步 骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、 数字、步骤、操作、元件、组件或前述项的组合的可能性。
此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理 解为指示或暗示相对重要性。
除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语) 具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的 含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在 相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含 义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。
实施例1
第一方面，本申请提供一种逻辑纠错方法，应用于逻辑纠错电路，所 述逻辑纠错电路包括：第一忆阻器、第二忆阻器、第三忆阻器和第四忆阻 器；各忆阻器的第一端分别与对应的激励电压输入端连接；所述各忆阻器 的第二端依次连接到同一位线上；所述第一忆阻器与所述第二忆阻器构成 IMP逻辑运算单元；所述第一忆阻器、所述第二忆阻器和所述第三忆阻器 构成第一或非逻辑运算单元；所述第一忆阻器、所述第二忆阻器和第四忆 阻器构成第二或非逻辑运算单元；所述第一或非逻辑运算单元和所述第二 或非逻辑运算单元构成或非逻辑检测单元；所述第二忆阻器、所述三忆阻 器和第四忆阻器构成或逻辑运算单元；
如图1所示为本实施例的逻辑纠错电路的连接方式，在图中忆阻器P 则为所述的第一忆阻器，对应的第一端与激励电压Vp输入端连接。忆阻器 Q则为所述的第二忆阻器，对应的第一端与激励电压VQ输入端连接。忆阻 器Z1则为第三忆阻器，对应的第一端与激励电压Vz1输入端连接。忆阻器 Z2则为第四忆阻器，对应的第一端与激励电压Vz2输入端连接。忆阻器P、 忆阻器Q、忆阻器Z1和忆阻器Z2连接在同一位线上。
如图2所示所述逻辑纠错方法包括：
S101根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换 条件，确定会出现高低阻态转换错误结果的目标逻辑组合；
其中，IMP逻辑运算单元由第一、第二忆阻器两个忆阻器与一个辅助 电阻组成。一种具体的实施例，采用图1中的A框中的忆阻器P和忆阻器 Q，因而IMP逻辑运算单元对应的结构如图3所示。
IMP逻辑运算单元的四组初始逻辑组合，具体的在本实施例中为忆阻 器P和忆阻器Q四组初始逻辑组合，如表1所示四组初始逻辑组合为(0， 0)、(0，1)、(1，0)和(1，1)。
表1
Figure BDA0003236122900000091
高低阻态转换条件为IMP逻辑运算单元中的两个忆阻器在激励电压下 阻值状态转换的规律。如图4所示，具体地为主要分为两个阻值状态，分 别是高阻态(HighResistance State HRS)和低阻态(Low Resistance State LRS)。 当施加的激励电压要求极性为正，且幅度大于Vset，能够完成“高阻态”到 “低阻态”的转换阻值转变。而“低阻态”到“高阻态”的转换，则需要 极性为负、幅度大于Vreset的激励电压。
图4所示的高低阻态转换条件结合如表1所示四组初始逻辑组合，当 施加的激励电压VP为正极性且小于Vset，VQ为正极性且大于Vset时，如果 此时P忆阻器、Q忆阻器同时为高阻态时，Q忆阻器状态会发生转换，而P 忆阻器、Q忆阻器为其他任意状态时，P忆阻器、Q忆阻器保持不变。因此， 可以确定会出现高低阻态转换错误结果的目标逻辑组合的为(0，0)。且出 现错误后，输出结果保持为(0，0)。
S102所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果， 根据所述逻辑输出结果判断是否产生逻辑错误；
或非逻辑检测单元采用忆阻器P、忆阻器Q以及忆阻器Z1或忆阻器Z2， 例如可选的为采用图1中的B框中的忆阻器P、忆阻器Q以及忆阻器Z1， 以及忆阻器P、忆阻器Q以及忆阻器Z2。其对应的结构为图5所示的忆阻 器连接结构，其中的忆阻器Z包含忆阻器Z1和忆阻器Z2。
或非逻辑检测单元，可以实现对两输入的(0，0)组合的检测，一旦存在 IMP状态逻辑单元出现错误，那么忆阻器P、Q的状态皆为高阻态，此时或 非逻辑的输出忆阻器会发生阻值转换从高阻态转变为低阻态，从而检测出 IMP状态逻辑发生错误。
S102若产生所述逻辑错误，所述或逻辑运算单元则纠正所述逻辑错误。
根据S102中或非逻辑检测单元的忆阻器Z1和忆阻器Z2的结果完成对 原有输出忆阻器Q的状态改写，从而完成错误的修改。
可选的，所述方法包括：所述逻辑纠错电路中各忆阻器的高阻态和低 阻态分别对应逻辑“0”和逻辑“1”。
如表1所示，高阻态(High Resistance State HRS)和低阻态(Low ResistanceState LRS)。这两个阻值状态分别可以对应为逻辑值“0”和“1”， 可以通过阻值的变化，实现逻辑“0”、“1”的相互转换。在完成转换时， 需要激励电压极性和幅度满足要求，当需要完成“0”到“1”的转换时， 此时施加的激励电压要求极性为正，且幅度大于Vset，才能够完成阻值转变。 而“1”到“0”的转换，则需要极性为负、幅度大于Vreset的激励电压。
可选的，所述根据所述IMP逻辑运算单元的四组初始逻辑组合及高低 阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合，包括：
确定所述IMP逻辑运算单元对应的所述四组初始逻辑组合；
对各组初始逻辑组合在不同激励电压下进行测试，得到对应的多组测 试结果；
根据所述多组测试结果确定对应的第一激励电压范围；
在所述第一激励电压范围内，选择第一激励电压激励所述IMP逻辑运 算单元；
在所述第一激励电压激励下，根据所述高低阻态转换条件确定会出现 高低阻态转换错误结果的目标逻辑组合。
在实际器件中，由于存在众多非理想因素，故会导致逻辑操作在执行 途中出现错误。如图6(a)给出了在非理想器件参数和不同激励电压条件 下，对所示为四组初始逻辑组合为(0，0)、(0，1)、(1，0)和(1，1) 分别在不同电压值下进行重复执行1000次仿真所得到的成功率示意图。可 以发现唯一存在正确阻值转换的输入组合(0，0)其正确率会跟随激励电压幅 度增加而增加，但与此同时，另外的输入组合(1，0)的正确率则跟随激励电 压幅度增加而减少。鉴于此情况，将激励电压的幅度限制在1.4V以下，其 第一激励电压范围为，小于等于1.4V。此时会出现错误的逻辑组合类型被 固定，则为目标逻辑组合(0，0)输入组合存在错误，且出现错误后，输出 结果保持为(0，0)。
可选的，所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结 果，根据所述逻辑输出结果判断是否产生逻辑错误，包括：
将所述第一或非逻辑运算单元的所述第一忆阻器与所述第二忆阻器作 为输入忆阻器，所述第三忆阻器作为或非逻辑输出忆阻器，获取所述第三 忆阻器的第一或非逻辑输出结果；
将所述第二或非逻辑运算单元的所述第一忆阻器与所述第二忆阻器作 为输入忆阻器，所述第四忆阻器作为或非逻辑输出忆阻器，获取所述第四 忆阻器的第二或非逻辑输出结果；
若所述第一或非逻辑输出结果和/或所述第二或非逻辑输出结果中的输 出结果为低阻态，则确定所述目标逻辑组合产生逻辑错误。
具体地，具体地，如5所示的连接结构下，忆阻器Z作为输出忆阻器， P忆阻器和Q忆阻器为输入忆阻器，两个输入忆阻器的输入组合的初始状 态有上述四种情况，对应的Z忆阻器在初始状态为高阻态。如下表2所示， 初始逻辑组合包括：(0，0，0)、(0，1，0)、(1，0，0)和(1，1，0)。
表2
Figure BDA0003236122900000121
Figure BDA0003236122900000131
忆阻器Z代表图1中的忆阻器Z1或忆阻器Z2，忆阻器Z1和忆阻器Z2输出的逻辑结果均为表2中的逻辑输出结果对两输入的(0，0)组合的检测， 一旦IMP状态逻辑单元存在错误，那么忆阻器P、Q的状态皆为高阻态， 此时或非逻辑的输出忆阻器会发生阻值转换从高阻态转变为低阻态即忆阻 器Z的逻辑由“0”转换成“1”，从而检测出IMP状态逻辑单元发生错误， 其中当输出的逻辑组合为(0，0，1)。
具体地，图1中的忆阻器Z1或忆阻器Z2有任一个的逻辑输出结果为由 “0”转换成“1”，则判定目标逻辑组合产生逻辑错误。
本实施例提供可选的方式为以忆阻器Z1和忆阻器Z2为输出忆阻器进行 两次，通过增加一次或非逻辑运算提高检测成功率。
可选的，所述若产生所述逻辑错误，所述或逻辑运算单元则纠正所述 逻辑错误，包括：
将所述或逻辑运算单元的所述第二忆阻器作为或逻辑输出忆阻器，所 述第三和第四忆阻器作为输入忆阻器；
根据所述第三和第四忆阻器的输入逻辑组合确定对应的所述第二忆阻 器的或逻辑输出结果，将所述或逻辑输出结果作为纠正后的正确逻辑结果。
具体地，根据本实施例，选择如图1所示的C框中的连接结构，忆阻 器Q作为输出忆阻器，忆阻器Z1和忆阻器Z2作为输入忆阻器。根据或非 逻辑检测单元忆阻器Z1和忆阻器Z2的任一个的逻辑输出结果为由“0”转 换成“1”，则判定目标逻辑组合产生逻辑错误。如表3所示，涉及到错误 纠正的逻辑组合为(0，1，0)，(1，0，0)，(1，1，0)三种。通过或逻辑运算 单元以Q忆阻器为输出电阻则可将Q忆阻器错误的逻辑状态修改过来。
表3
Figure BDA0003236122900000141
可选的，所述方法还包括：
确定所述第一或非逻辑运算单元、第二或非逻辑运算单元和所述或逻 辑运算单元分别对应的初始第一或非逻辑组合、初始第二或非逻辑组合和 初始或逻辑组合；
分别对所述初始第一或非逻辑组合、初始第二或非逻辑组合和初始或 逻辑组合在不同激励电压下进行测试，分别得到对应的测试结果；
根据所述测试结果分别确定对应的第二激励电压范围、第三激励电压 范围和第四激励电压范围；
在所述第二激励电压范围、第三激励电压范围和第四激励电压范围内， 分别选择第二激励电压、第三激励电压和第四激励电压分别激励所述第一 或非逻辑运算单元、第二或非逻辑运算单元和所述或逻辑运算单元。
具体地，各输入逻辑组合的额成功率也与激励电压幅度有关，为了保 证检测错误的唯一性。如图6(b)、(c)。
如图6(b)所示对于所述第一或非逻辑运算单元和第二或非逻辑运算 单元，为需要保证除输入组合(0，0，0)以外的所有组合成功率为100％，根 据输入逻辑组合重复执行1000次仿真所得到的成功率，得到激励电压选择 应在1.65V以下。即第二激励电压范围、第三激励电压范围为小于等于1.65V。
如图6(c)对于或逻辑运算单元，确保(0，0，0)不会发生错误，根据 输入逻辑组合重复执行1000次仿真所得到的成功率，得到激励电压选择应 在0.9V以下。即，第四激励电压范围为小于等于0.9V。
本实施例对逻辑纠错后的的成功率进行计算。
根据其他状态逻辑成功率与式(1)对错误纠正后的最终成功率进行计算 估计，所得估计结果同实际测试结果相吻合。
Figure BDA0003236122900000151
PIMP-S表示IMP逻辑运算单元纠正后的正确率概率，PIMP-00为初始逻辑 组合为(0，0)的正确概率，PNOR-000为初始逻辑组合为(0，0，0)的正确 概率，POR-100为初始逻辑组合为(1，0，0)的正确概率。
首先，根据图6的仿真测试结果，确定激励电压。具体地本实施例在 上述对应的激励电压范围内选择合适的激励电压如下表，IMP状态逻辑对 应为IMP逻辑运算单元，TMSL状态逻辑或非逻辑的电压源为VP、VQ、 VZ1，对应于第一或非逻辑运算单元，VP、VQ、VZ1对应于第二或非逻辑运 算单元。
表4
Figure BDA0003236122900000161
在上述激励电压下，基于实际器件分别进行30次测试，下述表5为实 际器件的测试结果。
表5
Figure BDA0003236122900000162
Figure BDA0003236122900000171
如图7(a)所示，为IMP状态逻辑输入组合(0，0)转换后对应的电阻 阻态，从而确定其成功率，其中成功的次数为LRS折线上超过LRS判断基 准线的点数，如表5所示，获得IMP状态逻辑输入组合(0，0)对应的成功 率为53.3333％。
如图7(b)所示，TMSL状态逻辑或非逻辑(0,0,0)输入组合30次重复 测试结果。如表5所示对应的成功率为66.6667％。
如图7(c)所示，TMSL状态逻辑或逻辑(1,0,0)输入组合30次重复测 试结果。如表5所示对应的成功率为73.3333％。
如图7(d)所示，TMSL状态逻辑或非逻辑(1,1,0)输入组合30次重复 测试结果。如表5所示对应的成功率为86.6667％。
如图8所示，初始状态(Initial state)的折线，未进行错误纠正前(No errorcorrection)的折线，错误纠正前(After error correction)的折线。根据实际 器件参数仿真分析逻辑错误发生率同激励电压间的联系，选定适当的激励 电压组合，限定逻辑错误类型。随后，提出使用或非逻辑基元完成逻辑错 误的检测、或逻辑基元完成逻辑错误的纠正，如图8所示，本实施例可以 将原有存内逻辑基元的逻辑操作正确性从53％提高到86％。
本实施例提出一种以忆阻器为基础的逻辑纠错方法，通过选择合适的 激励电压，调控逻辑错误发生规律，使用两类特定的逻辑基元，以级联的 方式完成逻辑错误的检测与纠正，解决了IMP逻辑基元的纠错问题，并且 在外围电路规模、器件数、操作步骤数、能耗等方面取得明显优势。
实施例2
本实施例提供一种逻辑纠错电路，所述电路包括：第一至第四忆阻器 和辅助电阻；第一忆阻器、第二忆阻器、第三忆阻器和第四忆阻器；各忆 阻器的第一端分别与对应的激励电压输入端连接；所述各忆阻器的第二端 依次连接到同一位线上；所述第一忆阻器与所述第二忆阻器构成IMP逻辑 运算单元；所述第一忆阻器、所述第二忆阻器和所述第三忆阻器构成第一 或非逻辑运算单元；所述第一忆阻器、所述第二忆阻器和第四忆阻器构成第二或非逻辑运算单元；所述第一或非逻辑运算单元和所述第二或非逻辑 运算单元构成或非逻辑检测单元；所述第二忆阻器、所述三忆阻器和第四 忆阻器构成或逻辑运算单元；
所述IMP逻辑运算单元，用于根据四组初始逻辑组合及高低阻态转换 条件，确定会出现高低阻态转换错误结果的目标逻辑组合；
所述或非逻辑检测单元，用于检测所述目标逻辑组合的逻辑输出结果， 根据所述逻辑输出结果判断是否产生逻辑错误；
若产生所述逻辑错误，所述或逻辑运算单元，用于纠正所述逻辑错误。
可选的，所述电路还包括：所述辅助电阻的第一端连接在所述同一位 线上，所述辅助电阻的第二端接地。
所述图1为本实施例中的逻辑纠错电路的连接结构。
具体实现步骤可参考上述实施例1提供的逻辑纠错方法的相关描述， 为避免重复，在此不做赘述。
实施例3
本申请提供一种计算机芯片，包括上述实施例2任一项所述的逻辑纠 错电路，或者根据上述实施例1中任一项所述的逻辑纠错方法进行逻辑纠 错处理。
具体实现步骤可参考上述实施例2提供的逻辑纠错电路和实施例1提 供的逻辑纠错方法的相关描述，为避免重复，在此不做赘述。
实施例4
本申请提供一种物联网芯片，包括上述实施例2任一项所述的逻辑纠 错电路，或者根据上述实施例1中任一项所述的逻辑纠错方法进行逻辑纠 错处理。
具体实现步骤可参考上述实施例2提供的逻辑纠错电路和实施例1提 供的逻辑纠错方法的相关描述，为避免重复，在此不做赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法， 也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的， 例如，附图中的流程图和结构图显示了根据本发明的多个实施例的装置、 方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上， 流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分， 所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在作为替换的实现方式中，方框中所标注 的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框 实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所 涉及的功能而定。也要注意的是，结构图和/或流程图中的每个方框、以及 结构图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用 的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
另外，在本发明各个实施例中的各功能模块或单元可以集成在一起形 成一个独立的部分，也可以是各个模块单独存在，也可以两个或更多个模 块集成形成一个独立的部分。
所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使 用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发 明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的 部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储 介质中，包括若干指令用以使得一台计算机设备(可以是智能手机、个人 计算机、服务器、或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM， Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、 磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局 限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可 轻易想到变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种逻辑纠错方法，其特征在于，应用于逻辑纠错电路，所述逻辑纠错电路包括：第一忆阻器、第二忆阻器、第三忆阻器和第四忆阻器；各忆阻器的第一端分别与对应的激励电压输入端连接；所述各忆阻器的第二端依次连接到同一位线上；所述第一忆阻器与所述第二忆阻器构成IMP逻辑运算单元；所述第一忆阻器、所述第二忆阻器和所述第三忆阻器构成第一或非逻辑运算单元；所述第一忆阻器、所述第二忆阻器和第四忆阻器构成第二或非逻辑运算单元；所述第一或非逻辑运算单元和所述第二或非逻辑运算单元构成或非逻辑检测单元；所述第二忆阻器、所述三忆阻器和第四忆阻器构成或逻辑运算单元；
所述方法包括：
根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合；
所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是否产生逻辑错误；
若产生所述逻辑错误，则所述或逻辑运算单元纠正所述逻辑错误。
2.根据权利要求1所述的方法，其特征在于，所述逻辑纠错电路中各忆阻器的高阻态和低阻态分别对应逻辑“0”和逻辑“1”。
3.根据权利要求1所述的方法，其特征在于，所述根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合，包括：
对各组初始逻辑组合在不同激励电压下进行测试，得到各组初始逻辑组合对应的测试结果；
根据四组测试结果确定对应的第一激励电压范围；
在所述第一激励电压范围内，选择第一激励电压激励所述IMP逻辑运算单元；
在所述第一激励电压激励下，根据所述高低阻态转换条件确定会出现高低阻态转换错误结果的目标逻辑组合。
4.根据权利要求2所述的方法，其特征在于，所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是否产生逻辑错误，包括：
将所述第一或非逻辑运算单元的所述第一忆阻器与所述第二忆阻器作为输入忆阻器，所述第三忆阻器作为或非逻辑输出忆阻器，获取所述第三忆阻器的第一或非逻辑输出结果；
将所述第二或非逻辑运算单元的所述第一忆阻器与所述第二忆阻器作为输入忆阻器，所述第四忆阻器作为或非逻辑输出忆阻器，获取所述第四忆阻器的第二或非逻辑输出结果；
若所述第一或非逻辑输出结果和/或所述第二或非逻辑输出结果中的输出结果为低阻态，则确定所述目标逻辑组合产生逻辑错误。
5.根据权利要求4所述的方法，其特征在于，所述若产生所述逻辑错误，所述或逻辑运算单元则纠正所述逻辑错误，包括：
将所述或逻辑运算单元的所述第二忆阻器作为或逻辑输出忆阻器，所述第三忆阻器和所述第四忆阻器作为输入忆阻器；
根据所述第三忆阻器和所述第四忆阻器的输入逻辑组合确定对应的所述第二忆阻器的或逻辑输出结果，将所述或逻辑输出结果作为纠正后的正确逻辑结果。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
确定所述第一或非逻辑运算单元、所述第二或非逻辑运算单元和所述或逻辑运算单元分别对应的初始第一或非逻辑组合、初始第二或非逻辑组合和初始或逻辑组合；
分别对所述初始第一或非逻辑组合、初始第二或非逻辑组合和初始或逻辑组合在不同激励电压下进行测试，分别得到对应的分别得到对应的第一或非逻辑测试结果、第二或非逻辑测试结果、或逻辑测试结果；
根据所述第一或非逻辑测试结果、所述第二或非逻辑测试结果、所述或逻辑测试结果分别确定对应的第二激励电压范围、第三激励电压范围和第四激励电压范围；
在所述第二激励电压范围、所述第三激励电压范围和所述第四激励电压范围内，分别选择第二激励电压、第三激励电压和第四激励电压分别激励所述第一或非逻辑运算单元、第二或非逻辑运算单元和所述或逻辑运算单元。
7.一种逻辑纠错电路，其特征在于，所述电路包括：第一至第四忆阻器和辅助电阻；第一忆阻器、第二忆阻器、第三忆阻器和第四忆阻器；各忆阻器的第一端分别与对应的激励电压输入端连接；所述各忆阻器的第二端依次连接到同一位线上；所述第一忆阻器与所述第二忆阻器构成IMP逻辑运算单元；所述第一忆阻器、所述第二忆阻器和所述第三忆阻器构成第一或非逻辑运算单元；所述第一忆阻器、所述第二忆阻器和第四忆阻器构成第二或非逻辑运算单元；所述第一或非逻辑运算单元和所述第二或非逻辑运算单元构成或非逻辑检测单元；所述第二忆阻器、所述三忆阻器和第四忆阻器构成或逻辑运算单元；
所述IMP逻辑运算单元，用于根据四组初始逻辑组合及高低阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合；
所述或非逻辑检测单元，用于检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是否产生逻辑错误；
若产生所述逻辑错误，所述或逻辑运算单元，用于纠正所述逻辑错误。
8.根据权利要求7所述的电路，其特征在于，所述电路还包括：所述辅助电阻的第一端连接在所述同一位线上，所述辅助电阻的第二端接地。
9.一种计算机芯片，其特征在于，包括权利要求7-8中任一项所述的逻辑纠错电路，或者根据权利要求1-6任一项所述的逻辑纠错方法进行逻辑纠错处理。
10.一种物联网芯片，其特征在于，包括权利要求7-8中任一项所述的逻辑纠错电路，或者根据权利要求1-6任一项所述的逻辑纠错方法进行逻辑纠错处理。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020157044A1 (en) * 2001-04-24 2002-10-24 Byrd James M. System and method for verifying error detection/correction logic
KR20080074448A (ko) * 2007-02-09 2008-08-13 연세대학교 산학협력단 모듈 단위 자가 검출 방식 기반의 캐리 선택 덧셈기의 에러수정 방법 및 그 캐리 선택 덧셈기
CN105761750A (zh) * 2016-02-04 2016-07-13 华中科技大学 一种基于忆阻器的多值逻辑器件及操作方法
CN108092658A (zh) * 2017-12-12 2018-05-29 华中科技大学 一种逻辑电路及其操作方法
CN109388853A (zh) * 2018-09-07 2019-02-26 北京大学 一种单双极混合高效忆阻逻辑电路及其控制方法
CN112599168A (zh) * 2020-12-08 2021-04-02 华中科技大学 一种忆阻器存内计算系统的误操作检测装置及系统

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020157044A1 (en) * 2001-04-24 2002-10-24 Byrd James M. System and method for verifying error detection/correction logic
KR20080074448A (ko) * 2007-02-09 2008-08-13 연세대학교 산학협력단 모듈 단위 자가 검출 방식 기반의 캐리 선택 덧셈기의 에러수정 방법 및 그 캐리 선택 덧셈기
CN105761750A (zh) * 2016-02-04 2016-07-13 华中科技大学 一种基于忆阻器的多值逻辑器件及操作方法
CN108092658A (zh) * 2017-12-12 2018-05-29 华中科技大学 一种逻辑电路及其操作方法
CN109388853A (zh) * 2018-09-07 2019-02-26 北京大学 一种单双极混合高效忆阻逻辑电路及其控制方法
CN112599168A (zh) * 2020-12-08 2021-04-02 华中科技大学 一种忆阻器存内计算系统的误操作检测装置及系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
高德志等: "忆阻-CMOS混合模逆电路设计", 《信息技术》 *

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