CN113630565B - 具备机内实时图像处理功能的scmos成像电路及方法 - Google Patents

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Abstract

本发明提供一种具备机内实时图像处理功能的SCMOS成像电路及方法，解决现有SCMOS成像电路无法直接查看或存储图像，需要设计专用上位机软件，导致成本增加的问题。该成像电路包括SCMOS探测器、FPGA、复位帧乒乓缓存器、数据输出接口和电源管理模块；FPGA与SCMOS探测器连接；复位帧乒乓缓存器包括两个DDR缓存，两个DDR缓存分别与FPGA连接，用于采用乒乓缓存方式存储图像信号中的背景帧；FPGA内设有第一缓存FIFO和第二缓存FIFO，第一缓存FIFO用于缓存图像信号中的数据帧，第二缓存FIFO用于缓存DDR缓存中背景帧；FPGA用于读取第一缓存FIFO的数据帧和第二缓存FIFO的背景帧并进行逐行相减，得到图像帧；数据输出接口与FPGA连接，用于将图像帧输出给采集卡。

Description

具备机内实时图像处理功能的SCMOS成像电路及方法
技术领域
本发明涉及SCMOS成像技术，具体涉及一种具备机内实时图像处理功能的SCMOS成像电路及方法。
背景技术
SCMOS成像电路包括SCMOS探测器和FPGA，SCMOS探测器不同于普通CMOS探测器，其在全局快门模式下，一个帧周期内先输出一帧背景帧，再输出一帧数据帧，需要将数据帧与背景帧相减才能得到成像结果。传统方案是将背景帧和数据帧都传输至上位机，在上位机软件中进行数据帧与背景帧的相减，得到图像帧。因此现有SCMOS成像电路无法直接查看图像，需要设计专用上位机，才可查看快视图或存储图像，而上位机软件的开发，带来成本的增加。
发明内容
为了解决现有SCMOS成像电路无法直接查看或存储图像，需要设计专用上位机软件，导致成本增加的技术问题，本发明提供了一种具备机内实时图像处理功能的SCMOS成像电路及方法。
为实现上述目的，本发明提供的技术方案是：
一种具备机内实时图像处理功能的SCMOS成像电路，其特殊之处在于：包括SCMOS探测器、FPGA、复位帧乒乓缓存器、数据输出接口和电源管理模块；
所述FPGA与SCMOS探测器连接，用于向SCMOS探测器发送探测器驱动信号，以及接收SCMOS探测器输出的图像信号；
所述复位帧乒乓缓存器包括两个DDR缓存，两个DDR缓存分别与FPGA连接，用于采用乒乓缓存方式存储图像信号中的背景帧；
所述FPGA内设有第一缓存FIFO和第二缓存FIFO，第一缓存FIFO用于缓存图像信号中的数据帧，第二缓存FIFO用于缓存DDR缓存中背景帧；
所述FPGA用于读取第一缓存FIFO的数据帧和第二缓存FIFO的背景帧并进行逐行相减，得到图像帧；
所述数据输出接口与FPGA连接，用于将图像帧输出给采集卡；
所述电源管理模块用于向SCMOS探测器、FPGA、复位帧乒乓缓存器供电。
进一步地，所述SCMOS探测器采用仙童公司CIS2521探测器，其具备2560×2160分辨率，6.5um×6.5um像元尺寸；
所述FPGA为Xilinx公司工业级XC7K325T。
进一步地，所述数据输出接口采用CamLink接口。
进一步地，所述DDR缓存采用镁光DDR颗粒MT41J128M8DA-125。
同时，本发明提供了一种具备机内实时图像处理功能的SCMOS成像方法，其特殊之处在于，包括以下步骤：
1)获取待测目标的图像信号
FPGA驱动SCMOS探测器成像，SCMOS探测器获取待测目标的图像信号并输出给FPGA；
所述图像信号包括背景帧和数据帧；
2)背景帧缓存
在图像背景帧到来时，采用乒乓缓存方式将背景帧缓存在DDR缓存中，背景帧完成整帧数据缓存后，读出第一行背景像元到第二缓存FIFO，等待数据帧的到来；
3)处理数字图像信息
3.1)数据帧到来时，将数据帧的数据像元依次缓存到第一缓存FIFO中，在存满一整行数据像元后，读出并与步骤2)的第一行背景像元进行相减，相减后的图像像元通过数据输出接口输出；
3.2)第二缓存FIFO读出步骤2)整帧数据的第二行背景像元，在第一缓存FIFO缓存过程中，再次存满一整行数据像元后，读出并与第二行背景像元进行相减，相减后的图像像元通过数据输出接口输出；
3.3)利用步骤3.2)的方法，依次完成整帧所有行数据像元与背景像元的相减，并通过数据输出接口将相减后的图像像元逐行输出，得到去除探测器暗电平的图像帧。
同时，本发明还提供了另一种具备机内实时图像处理功能的SCMOS成像方法，其特殊之处在于，包括以下步骤：
1)获取待测目标的图像信号
FPGA驱动SCMOS探测器成像，SCMOS探测器获取待测目标的图像信号并输出给FPGA；
所述图像信号包括背景帧和数据帧；
2)背景帧缓存
在图像背景帧到来时，采用乒乓缓存方式将背景帧缓存在DDR缓存中，背景帧完成整帧数据缓存后，等待数据帧的到来；
3)处理数字图像信息
3.1)数据帧到来时，将数据帧的数据像元依次缓存到第一缓存FIFO中，同时从步骤2)的DDR缓存中逐行读出一行背景像元到第二缓存FIFO；
3.2)在第一缓存FIFO缓存过程中，第一缓存FIFO每存满一整行数据像元后，读出与步骤3.1)读出的一行背景像元进行逐行相减，并通过数据输出接口将相减后的图像像元逐行输出，完成整帧所有行数据像元与背景像元的相减，得到去除探测器暗电平的图像帧。
与现有技术相比，本发明的优点是：
1、本发明SCMOS成像电路采用乒乓缓存方式存储图像信号中的背景帧；FPGA内第一缓存FIFO缓存图像信号中的数据帧，第二缓存FIFO缓存DDR缓存中背景帧，将数据帧和背景帧进行逐行相减，得到图像帧。该成像电路的优势在于无需开发(编写)上位机软件，在任何上位机(电脑)上都可直接查看SCMOS相机快视图并存储图像，简化开发流程，降低了用户的使用成本。
2、本发明SCMOS成像电路仅需缓存背景帧的整帧像元，在数据帧到来时，数据帧的像元在缓存过程中进行相减并逐行输出，其仅有一帧数据的延迟时间；而传统方法需要缓存数据帧和背景帧的整帧数据，需要两帧数据的延迟时间，以及等待数据帧和背景帧都完成整帧缓存后，传输进上位机后才开始运算，存在运算时间；因此，本发明可将图像延迟减少一半以上，对目标追踪等实时性要求较高的图像应用具有积极意义。
3、本发明SCMOS成像电路通过现有硬件资源实现，充分利用了FPGA内部逻辑运算单元，无需在成像电路中加入额外专用DSP芯片，成像电路体积功耗与传统SCMOS成像电路相当。
4、本发明通过将FPGA内部存储资源作为缓存FIFO(第一缓存FIFO和第二缓存FIFO)，为DDR缓存增加了二级缓存，为SCMOS探测器增加了一级缓存。通过缓存FIFO，控制两片缓存FIFO同时读出进行逐行背景减除，保证背景减除操作的准确性。
5、本申请SCMOS探测器采用仙童公司CIS2521探测器，FPGA为Xilinx公司工业级XC7K325T，能在控制成像电路体积、功耗较小的前提下，有效降低硬件成本。
附图说明
图1是本发明具备机内实时图像处理功能的SCMOS成像电路的结构框图(未示出电源管理模块)；
图2是本发明具备机内实时图像处理功能的SCMOS成像电路中SCMOS探测器的结构示意图；
图3是本发明具备机内实时图像处理功能的SCMOS成像电路实施例中SCMOS相机结构示意图；
图4是本发明具备机内实时图像处理功能的SCMOS成像方法实施例中相机缓存示意图；
图5是本发明具备机内实时图像处理功能的SCMOS成像方法实施例中同步读出进行逐行像素背景减除示意图；
其中，附图标记如下：
1-SCMOS探测器，2-FPGA，3-复位帧乒乓缓存器，31-DDR缓存，4-数据输出接口，51-第一缓存FIFO，52-第二缓存FIFO。
具体实施方式
以下结合附图和具体实施例对本发明的内容作进一步详细描述。
实施例一
如图1所示，本发明一种具备机内实时图像处理功能的SCMOS成像电路，包括SCMOS探测器、FPGA、复位帧乒乓缓存器、数据输出接口和电源管理模块；FPGA与SCMOS探测器连接，复位帧乒乓缓存器与FPGA连接，用于存储图像信号中的背景帧；数据输出接口与FPGA连接，电源管理模块用于向SCMOS探测器、FPGA、复位帧乒乓缓存器供电。
如图3所示，本发明SCMOS成像电路与成像镜头配合形成的SCMOS相机搭载于小型无人机平台，为满足无人机平台要求，提升无人机续航能力，需要控制成像电路重量在183g，体积在5.9cm×5.9cm×4.1cm，功耗在6.5W以内。
现有DDR缓存包括读、写状态，由于DDR缓存无法同时进行读写操作，且读、写状态切换需要等待时间，故对于连续视频信号，单片DDR缓存使无法实现数据读写，因此本发明采用两个DDR缓存组成的乒乓缓存来实现数据读写。SCMOS探测器图像帧与背景帧减除操作，最理想的方案是用4片DDR缓存，组成两组乒乓缓存，分别存储SCMOS探测器的图像帧和背景帧，当DDR缓存中存储了完整的一组数据后，同时读出进行相减。但受小型无人机平台成像电路尺寸和功耗限制，无法选用高等级FPGA，选用FPGA为Xilinx公司工业级XC7K325T，该器件只能外挂3片DDR缓存，无法安装4片DDR缓存，因此无法实现缓存图像帧和背景帧。
另外，传统方案中，SCMOS成像电路中只需要缓存图像帧和背景帧，采用2片DDR缓存即可，图像帧和背景帧分别进入两个DDR缓存，在相减操作时，2片DDR缓存通过相同时序控制，输出数据时序同步，易于实现逐像元减除操作；而本发明由于硬件资源有限，只有背景帧进DDR缓存，相减操作时，需要控制SCMOS探测器和DDR缓存，使图像数据和背景数据同步，而两种器件控制时序相差较大，难以保证图像、背景数据像元一一对应。
本发明SCMOS成像电路实现相机内实时图像背景减除的核心在于：从DDR缓存读出的背景帧像元和从SCMOS探测器输出的数据帧像元要完全对齐，若不能做到背景帧和数据帧像元一一对应，则会导致背景减除误差，无法得到真实的成像结果。DDR缓存工作在乒乓模式下，当DDR缓存完上一帧背景，由写状态切换到读状态需要几十个工作时钟周期的时间才能读出数据，在不同的曝光起始时刻和积分时间下，数据帧开始输出的时间也不同，且DDR缓存工作时钟域和SCMOS探测器工作时钟域不同，如果直接将两路不同时钟域信号进行相减，会导致输出信号抖动。若通过固定计数的方式，来处理数据帧和背景帧的减除是不可行的。
因此，本发明采用二级缓存方案，来实现DDR缓存中背景帧与SCMOS探测器数据帧的数据同步。具体为复位帧乒乓缓存器采用两片镁光DDR颗粒(DDR缓存)组成，两个DDR缓存分别与FPGA连接，采用乒乓缓存方式存储图像信号中的背景帧；FPGA内设有第一缓存FIFO和第二缓存FIFO，第一缓存FIFO缓存图像信号中的数据帧，第二缓存FIFO缓存DDR缓存中背景帧；采用外挂的2个DDR缓存作为一级缓存，通过FPGA内部存储资源生成缓存(第一缓存FIFO和第二缓存FIFO)，为DDR缓存增加了二级缓存，为SCMOS探测器增加了一级缓存，通过缓存FIFO，将DDR缓存和SCMOS探测器输出的信号都转换到FPGA内部时钟域。背景帧完成一整帧数据缓存后，先读出一整行到二级缓存FIFO(第二缓存FIFO)上，然后等待数据帧，数据帧到来后缓存到SCMOS探测器对应的一级缓存FIFO(第一缓存FIFO)上，当第一缓存FIFO也存满一整行后，控制两片缓存FIFO(第一缓存FIFO和第二缓存FIFO)同时读出并进行背景减除，如图4所示，如此可以保证背景减除操作的准确性。DDR缓存和缓存FIFO读出采用4倍像素时钟速率，保证缓存不会溢出，当缓存FIFO内储存数据大于一整行后才开始读出，且一次只读出一行，保证缓存不会读空。
本发明DDR缓存容量大，可缓存12帧图像数据，但无法同时读写，且读出延迟较大，大约为30个时钟周期，本发明2个DDR缓存采用乒乓缓存方式可满足数据连续性；FIFO二级缓存容量小，虽只能缓存40行图像数据，但可同时读写，且读出延迟小，给出读命令后，下一个时钟周期即可读出数据。本申请中一级缓存DDR容量大，响应慢，相当于电脑硬盘；二级缓存FIFO容量小，响应快，相当于电脑内存；将一级缓存和二级缓存组合在一起，实现了兼顾大容量和低读出延迟的图像数据存储。
本申请SCMOS探测器采用仙童公司CIS2521探测器，如图2所示，该探测器具备2560×2160分辨率，6.5um×6.5um像元尺寸，卷帘快门下可实现100fps帧频，全局快门下可实现50fps帧频，具备开窗功能，峰值量子效率大于55％，暗电平小于35电子，动态范围大于83.5dB；数据输出接口采用CamLink接口。DDR缓存选用镁光公司MT41J128M8DA，容量128MB。
CIS2521型SCMOS探测器先输出背景帧，后输出图像帧，设置一级缓存DDR写入深度为1帧，二级缓存FIFO写入深度为2行。当SCMOS探测器输出背景帧数据时，全部写入DDR缓存中；当SCMOS探测器输出图像帧时，读出DDR缓存中的背景帧，图像帧和背景帧分别写入对应的缓存FIFO中，缓存FIFO缓存存满一半后(FIFO写入深度为2行，写满一行后，即写满一半，开始读取)，同步读出进行逐像素背景减除，如图5所示。
本实施例可实现全局快门下的图像背景减除外，还可以同时进行其他图像处理操作。在FPGA内部设置计数器，对图像进行隔行隔列输出，可实现图像缩放；对指定范围像元输出，可实现开窗；通过行像素累加，可实现像素合并或图像平滑处理。
传统方案需要等待背景帧和图像帧都缓存完毕后才相减输出，当帧频为100FPS时，缓存2帧的延迟为20ms；本发明SCMOS探测器先输出背景帧，只缓存背景帧，当背景帧传输完毕，开始传输图像帧，同时从缓存有背景帧的DDR颗缓存中逐行读出背景像元，并进行逐行相减，本发明仅缓存背景帧，在数据帧到来时就开始相减输出，图像延迟为10ms。因此，相较于传统方案，本申请可将图像延迟减半，对目标追踪等实时性要求较高的图像应用具有积极意义。
本实施例选用的工业级FPGA XC7K325T成本大约2000元人民币，可外挂4片DDR颗粒的FPGA XC7VX690T成本大约为6000元人民币，本实施例在控制成像电路体积、功耗较小的前提下，还能有效降低硬件成本。
本实施例SCMOS成像电路的工作过程：
1)获取待测目标的图像信号
FPGA向SCMOS探测器发送探测器驱动信号，驱动SCMOS探测器对待测目标成像两次，依次获得探测器的暗电平(背景帧)和目标的原始图像(数据帧)，CIS2521探测器内置11bit ADC，将光电转换得到待测目标的模拟视频信号转换为图像信号并输出给FPGA，
2)背景帧缓存
FPGA根据帧头对数字图像信息进行判断，在图像背景帧到来时，采用乒乓缓存方式将背景帧缓存在DDR缓存中，背景帧完成整帧数据缓存后，读出第一行背景像元到第二缓存FIFO，等待数据帧的到来；
3)处理数字图像信息
3.1)数据帧到来时，将数据帧的数据像元依次缓存到第一缓存FIFO中，在存满一整行数据像元后，读出该整行数据像元并与步骤2)的第一行背景像元进行相减，相减后的图像像元通过数据输出接口4输出；
3.2)第二缓存FIFO读出步骤2)整帧数据的第二行背景像元，在第一缓存FIFO缓存过程中，再次存满一整行数据像元后，读出该整行数据像元并与第二行背景像元进行相减，相减后的图像像元通过数据输出接口4输出；
3.3)利用步骤3.2)的方法，依次完成整帧所有行数据像元与背景像元的相减，并通过数据输出接口4将相减后的图像像元逐行输出，得到去除探测器暗电平，得到图像帧；
4)输出
数据输出接口4通过Medium模式CamLink协议将图像帧输出给CamLink采集卡，通过CamLink采集卡可实时查看或落盘。
实施例二
与实施例一不同之处在于：背景帧完成整帧数据缓存后，不需要读出第一行背景像元，而是在缓存数据帧的过程中，同时逐行读出一行背景像元，在第一缓存FIFO缓存过程中，第一缓存FIFO每存满一整行数据像元后与读取的一行背景像元进行逐行相减，相减后的图像像元通过数据输出接口4逐行输出给CamLink采集卡，得到去除探测器暗电平的图像帧，完成实时矫正的图像。
以上仅是对本发明的优选实施方式进行了描述，并不将本发明的技术方案限制于此，本领域技术人员在本发明主要技术构思的基础上所作的任何变形都属于本发明所要保护的技术范畴。

Claims (6)

1.一种具备机内实时图像处理功能的SCMOS成像电路，其特征在于：包括SCMOS探测器(1)、FPGA(2)、复位帧乒乓缓存器(3)、数据输出接口(4)和电源管理模块；
所述FPGA(2)与SCMOS探测器(1)连接，用于向SCMOS探测器(1)发送探测器驱动信号，以及接收SCMOS探测器(1)输出的图像信号；所述图像信号包括背景帧和数据帧；
所述复位帧乒乓缓存器(3)包括两个DDR缓存(31)，作为一级缓存，所述DDR缓存(31)为镁光DDR颗粒，两个DDR缓存(31)分别与FPGA(2)连接，用于采用乒乓缓存方式存储图像信号中的背景帧；
所述FPGA(2)内设有第一缓存FIFO(51)和第二缓存FIFO(52)，通过FPGA内部存储资源生成缓存，为DDR缓存增加了二级缓存，第一缓存FIFO(51)用于缓存图像信号中的数据帧，第二缓存FIFO(52)用于缓存DDR缓存(31)中背景帧；通过缓存FIFO，将DDR缓存和SCMOS探测器(1)输出的信号都转换到FPGA(2)内部时钟域；
DDR缓存的容量大于缓存FIFO的容量；
所述FPGA(2)用于读取第一缓存FIFO(51)的数据帧和第二缓存FIFO(52)的背景帧并进行逐行相减，得到图像帧；
所述数据输出接口(4)与FPGA(2)连接，用于将图像帧输出给采集卡；
所述电源管理模块用于向SCMOS探测器(1)、FPGA(2)、复位帧乒乓缓存器(3)供电。
2.根据权利要求1所述具备机内实时图像处理功能的SCMOS成像电路，其特征在于：所述SCMOS探测器(1)采用仙童公司CIS2521探测器，其具备2560×2160分辨率，6.5um×6.5um像元尺寸；
所述FPGA(2)为Xilinx公司工业级XC7K325T。
3.根据权利要求1或2所述具备机内实时图像处理功能的SCMOS成像电路，其特征在于：所述数据输出接口(4)采用CamLink接口。
4.根据权利要求3所述具备机内实时图像处理功能的SCMOS成像电路，其特征在于：所述DDR缓存(31)采用MT41J128M8DA-125。
5.一种具备机内实时图像处理功能的SCMOS成像方法，其特征在于，包括以下步骤：
1)获取待测目标的图像信号
FPGA(2)驱动SCMOS探测器(1)成像，SCMOS探测器(1)获取待测目标的图像信号并输出给FPGA(2)；
所述图像信号包括背景帧和数据帧；
2)背景帧缓存
在图像背景帧到来时，采用乒乓缓存方式将背景帧缓存在DDR缓存(31)中，背景帧完成整帧数据缓存后，读出第一行背景像元到第二缓存FIFO(52)，等待数据帧的到来；
3)处理数字图像信息
3.1)数据帧到来时，将数据帧的数据像元依次缓存到第一缓存FIFO(51)中，在存满一整行数据像元后，读出并与步骤2)的第一行背景像元进行相减，相减后的图像像元通过数据输出接口(4)输出；
3.2)第二缓存FIFO(52)读出步骤2)整帧数据的第二行背景像元，在第一缓存FIFO(51)缓存过程中，再次存满一整行数据像元后，读出并与第二行背景像元进行相减，相减后的图像像元通过数据输出接口(4)输出；
3.3)利用步骤3.2)的方法，依次完成整帧所有行数据像元与背景像元的相减，并通过数据输出接口(4)将相减后的图像像元逐行输出，得到去除探测器暗电平的图像帧。
6.一种具备机内实时图像处理功能的SCMOS成像方法，其特征在于，包括以下步骤：
1)获取待测目标的图像信号
FPGA(2)驱动SCMOS探测器(1)成像，SCMOS探测器(1)获取待测目标的图像信号并输出给FPGA(2)；
所述图像信号包括背景帧和数据帧；
2)背景帧缓存
在图像背景帧到来时，采用乒乓缓存方式将背景帧缓存在DDR缓存(31)中，背景帧完成整帧数据缓存后，等待数据帧的到来；
3)处理数字图像信息
3.1)数据帧到来时，将数据帧的数据像元依次缓存到第一缓存FIFO(51)中，同时从步骤2)的DDR缓存(31)中逐行读出一行背景像元到第二缓存FIFO(52)；
3.2)在第一缓存FIFO(51)缓存过程中，第一缓存FIFO(51)每存满一整行数据像元后，读出与步骤3.1)读出的一行背景像元进行逐行相减，并通过数据输出接口(4)将相减后的图像像元逐行输出，完成整帧所有行数据像元与背景像元的相减，得到去除探测器暗电平的图像帧。
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