CN113571478A - 被嵌入在衬底中具有应力缓冲的裸片 - Google Patents

被嵌入在衬底中具有应力缓冲的裸片 Download PDF

Info

Publication number
CN113571478A
CN113571478A CN202110469300.4A CN202110469300A CN113571478A CN 113571478 A CN113571478 A CN 113571478A CN 202110469300 A CN202110469300 A CN 202110469300A CN 113571478 A CN113571478 A CN 113571478A
Authority
CN
China
Prior art keywords
conductive layer
die
substrate
elastomer
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110469300.4A
Other languages
English (en)
Inventor
J·S·塔利多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
STMicroelectronics lnc USA
Original Assignee
STMicroelectronics lnc USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/221,374 external-priority patent/US11610851B2/en
Application filed by STMicroelectronics lnc USA filed Critical STMicroelectronics lnc USA
Publication of CN113571478A publication Critical patent/CN113571478A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/031Manufacture and pre-treatment of the bonding area preform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本公开涉及一种封装,诸如晶片级芯片规模封装(WLCSP)或包含半导体裸片的封装,其中裸片被嵌入在由弹性体围绕的衬底内。封装包括在衬底和弹性体的表面上的非导电层以及导电层和延伸穿过这些层以在封装中形成电连接的导电过孔。封装包括导电材料的表面,该导电材料可以被称为接触件。导电材料的这些表面在封装的两侧上暴露并且允许封装被安装在电子器件内,并且使其他电子部件被耦合到封装、或允许封装被包括在半导体裸片或封装的堆叠配置中。

Description

被嵌入在衬底中具有应力缓冲的裸片
技术领域
本公开涉及被嵌入在衬底内的裸片以及制造相同裸片的方法。
背景技术
通常,半导体器件封装,诸如芯片规模封装、晶片级芯片规模封装(WLCSP)或其他常规半导体封装,具有被耦合到衬底的表面的裸片。裸片可以是集成电路、处理器、专用集成电路或传感器,被配置为检测在半导体封装外部或在半导体封装内部的外部环境的任何数目或质量。
在诸如印刷电路板的衬底的顶部上的堆叠裸片导致相对较大体积的封装。随着针对更小封装、具有更复杂功能性的封装以及成本效益好的制造的需求增加,制造商不得不平衡抵抗能够导致装置失效的外部压力。
发明内容
本公开的实施例克服了与半导体封装相关联的重大挑战,诸如通过降低在半导体封装内的裸片的失效的可能性来增加半导体封装的鲁棒性。一个重大挑战是提高半导体封装抵抗掉落的鲁棒性。例如,当半导体封装掉落时,在半导体封装内的电气部件(诸如裸片或电连接)可能破裂或破坏,导致半导体封装失效。
本公开涉及一种封装,该封装包括坚硬的衬底,该衬底具有位于衬底中的开口内的裸片。柔性电介质材料在开口中围绕裸片,并且将裸片保持在衬底中的开口内的适当位置。电介质材料提供了缓冲或其他弹性,以在掉落或其他行为的事件中将损坏最小化,否则掉落或其他行为的事件将损坏裸片或在裸片与衬底之间的电连接。
在本公开的一个实施例中,半导体封装包括在衬底中的开口内的裸片和弹性体。在衬底的第一表面和弹性体上存在第一非导电层,在衬底的第二表面和弹性体上存在第二非导电层。在第一非导电层上存在第三非导电层,并且在第二非导电层上存在第四非导电层。电连接作为导电层和过孔延伸穿过弹性体、衬底以及第一和第二非导电层到接触焊盘。开口在第三非导电层和第四非导电层中以暴露导电层,该导电层是封装的接触焊盘。弹性体或柔性电介质在衬底的开口中围绕裸片,并且弹性体充当应力缓冲,当半导体封装掉落或暴露于外部应力和外力时,该应力缓冲保护裸片。弹性体保护裸片,因为弹性材料的弹性体可以响应于施加到半导体封装的外部应力和外力而压缩、折曲和膨胀。类似地,弹性体保护裸片免受由于热膨胀而引起的失效,因为当半导体封装和半导体封装的层由于温度的改变而膨胀和压缩时,弹性体能够弯曲和折曲。因此,弹性体围绕在衬底中的开口内的裸片是有益的。
另一重大挑战是在维持封装功能的同时降低半导体封装的厚度。例如,随着电子器件变得更薄和更易分节(例如,可折叠显示或器件、可弯曲显示或器件等),并且在电子器件内提供半导体裸片的交互式(例如,触摸屏、触觉反馈等)空间可以显著降低。使半导体封装足够薄且足够小,因此半导体封装可以被合并到电子器件内的可用的小空间中,以为电子器件提供功能性和信息来使其发挥最佳功能。
在本公开中,在衬底的开口内并且被衬底内的弹性体围绕的裸片降低半导体封装的总厚度。弹性体和裸片的厚度与衬底的厚度基本上相同。因此,该半导体封装将比其他常规半导体封装更薄,其他常规半导体封装具有被耦合到衬底的表面并且被包裹在模塑料中或被盖帽覆盖的裸片,而不是被嵌入在衬底内的裸片。
附图说明
为了更好地理解实施例,现在将通过示例的方式参考附图。在附图中,除非上下文另外指出,否则相同的附图标记表示相似的元件或动作。附图中元件的尺寸和相对部分不一定按比例绘制。例如,这些元件中的一些元件可以被放大并且被定位以提高附图可读性。
图1A是沿图1B中的线1A-1A截取的封装的一个实施例的横截面视图;
图1B是如图1A中所示的封装的实施例的顶面视图;
图2是沿线1A-1A截取的图1B的封装的备选实施例的横截面视图;
图3是沿线1A-1A截取的图1B的封装的备选实施例的横截面视图;
图4是沿线1A-1A截取的图1B的封装的备选实施例的横截面视图;以及
图5A至图5J是制造封装(诸如图1A中所示的封装)的实施例的方法的横截面视图。
具体实施方式
在以下描述中,阐述了某些特定细节,以便提供对本公开的各种实施例的透彻理解。然而,本领域技术人员将理解,本公开可以在没有这些特定细节的情况下被实践。在其他实例中,与电子部件和半导体制造技术相关联的已知结构没有被详细描述,以避免不必要地使本公开的实施例的描述模糊。
除非上下文另外要求,否则在说明书和以下权利要求中,词语“包括(comprise)”及其变型(诸如“包括(comprises)”和“包括(comprising)”)将以开放式的包括性意义解释,即,解释为“包括但不限于”。
诸如第一、第二和第三的序数的使用不一定隐含次序的排序意义,而可能是仅在动作或结构的多个实例之间进行区分。
本说明书中对“一个实施例”或“实施例”的引用意味着结合实施例所描述的特定特征、结构或特性被包括在至少一个实施例中。因此,本说明书中的各个地方出现短语“在一个实施例中”或“在实施例中”不一定都是指代相同实施例。此外,特定特征、结构或特性可以以任何适当的方式在一个或多个实施例中组合。
术语“左”、“右”、“顶部”和“底部”仅被用于基于以下本公开的附图的讨论中的部件的方向的讨论目的。这些术语不限于如在本公开中明确公开的、隐含公开的或固有公开的可能位置。
术语“基本上”被用于阐明当封装在现实世界中被制造时可能存在轻微偏差,因为没有任何东西可以做到完全相等或完全相同。换言之,基本上意味着在实际实践中可能存在一些轻微变化,然而在可接受的容差内进行。
如在该说明书和所附权利要求中使用的,单数形式“一”,“一个”和“该”包括复数对象,除非内容另外明确指出。
本公开涉及封装的各种实施例,每个封装包括被嵌入在衬底内的裸片。被嵌入在衬底内的裸片位于衬底中的开口内。弹性体也位于开口内并且围绕裸片。弹性体充当应力缓冲,以保护裸片免受外部应力,该外部应力诸如由掉落、热膨胀、弯曲、折曲以及封装可能被暴露的任何其他外部应力。在一些实施例中,衬底可以具有多个开口以及在多个开口内的多个裸片,该多个裸片被弹性体围绕。在另一些其他实施例中,多个裸片可以存在于一个开口内并且被弹性体围绕。
尽管示出和描述了关于包含裸片的封装的各种实施例,但将容易理解的是,本公开的实施例不限于此。在各种实施例中,本文中描述的结构、装置、方法等可以以任何适当的类型或形式的封装来体现或以其他方式利用,并且可以根据需要利用任何适当的类型或形式的封装技术来制造。
图1A是封装100的实施例的横截面视图。封装100包括衬底102。衬底102包括第一表面104和与第一表面104相对的第二表面106。衬底102包括开口108,该开口已经由裸片110和弹性体112填充。开口108延伸穿过衬底102并且从衬底102的第一表面104延伸到衬底102的第二表面106。开口108可以是空腔、孔、凹槽、沟槽、或延伸穿过衬底102或在衬底102中的一些其他开口。
弹性体112围绕裸片110并且在衬底102的第一表面104和第二表面106之间延伸。弹性体112具有与衬底102的第一表面104基本上齐平的第一表面114,并且具有与衬底102的第二表面106基本上齐平的第二表面116。裸片110被弹性体112围绕,并且裸片110的侧壁117由弹性体112与在衬底中的开口108的侧壁118分离或间隔第一尺寸d1,该第一尺寸d1可以是适用于制造参数的任何尺寸。弹性体112可以是硅树脂材料、裸片附着薄膜(DAF)材料、弹性非导电材料、柔性电介质、橡胶、具有弹性性能的聚合物或适当的某其他选择的弹性材料或弹性材料的组合。在一些实施例中,弹性体112可以是由弹性材料的组合制成的多层弹性体。
裸片110被嵌入在衬底102的开口108中的弹性体112内。裸片110包括活性表面120,该活性表面120具有至少一个接触件122和与活性表面120相对的钝化表面124。至少一个接触件122将裸片110与外部电气部件耦合,该外部电气部件可以是另一裸片、传感器或某其他电子部件或电子部件的组合。活性表面120比衬底102的第二表面106更靠近衬底102的第一表面104,并且钝化表面124比衬底102的第一表面104更靠近衬底102的第二表面106。弹性体112在裸片110的活性表面120和钝化表面124上。在一个实施例中,裸片110与开口108的中心对准。裸片110可以是专用集成电路(ASIC)、处理器、声音传感器、温度传感器、微机电系统(MEMS)裸片、或某其他半导体裸片或传感器的组合。
第一非导电层126分别在衬底102和弹性体112的第一表面104、114上。第一非导电层126的侧壁128与衬底102的侧壁130基本上齐平。第一非导电层126可以是电介质层、绝缘层、或适当的某其他非导电层或非导电层的组合。
第二非导电层132在衬底102和弹性体112的第二表面106、116上。第二非导电层132的侧壁134与第一非导电层126的侧壁128、130和衬底102基本上齐平。第二非导电层132可以是电介质层、绝缘层、或适当的某其他非导电层或非导电层的组合。在一个实施例中,第一和第二非导电层两者的侧壁与衬底的侧壁齐平。
第二非导电层132通过弹性体112与裸片分离或间隔尺寸d2,该尺寸d2可以是适当的任何尺寸。类似地,第一非导电层可以通过弹性体112与裸片110分离或间隔尺寸d2或适当的不同尺寸。在该实施例中,尺寸d2小于尺寸d1。
第三非导电层136在第一非导电层126上。第三非导电层136的侧壁138与衬底102、第一非导电层126和第二非导电层132的侧壁128、130、134基本上齐平。第三非导电层136可以是电介质层、绝缘层、阻焊层、或适当的某其他非导电层或非导电层的组合。第三非导电层136比第一非导电层126薄。
第四非导电层140在第二非导电层132上。第四非导电层140的侧壁142与衬底102、第一非导电层126、第二非导电层132和第三非导电层136的侧壁128、130、134、138基本上齐平。第四非导电层140在封装100的相对侧上,然后是第三非导电层136。第四非导电层140可以是电介质层、绝缘层、阻焊层、或适当的某其他非导电层或非导电层的组合。第四非导电层140比第二非导电层132薄。第三非导电层136和第四非导电层140可以是暴露电接触件或接触焊盘的钝化层。多个电连接、层或过孔可以被散布在非导电层126、132、136、140之间,这可以类似于再分布层。
至少一个开口144在第三非导电层136中。开口144暴露导电层148的表面146。导电层148在第一非导电层126中。表面146可以被称为接触件。导电层148被耦合到过孔150,该过孔150从导电层148延伸到裸片110的接触件122。过孔150延伸穿过第一非导电层126和弹性体112以到达接触件122。过孔150将接触件122电耦合到导电层148。可以存在多个附加的导电层、过孔和电介质层,以形成适用于制造参数的所有电连接。
导电层148被耦合到过孔152,该过孔152从导电层148延伸到衬底102的第一表面104中的导电层154。在图1A的右手侧上的导电层154包括与弹性体112接触的端部156。端部156是衬底102的侧壁118中的一个侧壁的部分。与图1A的右手侧上的导电层154不同,在图1A的左手侧上的导电层158在衬底102上,并且具有端部160,该端部160通过衬底102的部分与弹性体112间隔且分离。
导电层154被耦合到过孔162,该过孔162延伸穿过衬底102到衬底102的第二表面106中的导电层164。过孔将在衬底102的第一表面104中的导电层154电耦合到在衬底102的第二表面106上的导电层164。在图1A的右手侧上的过孔162具有第一宽度W1。与在图1A的右手侧上的过孔162不同,在图1A的左手侧上的过孔166具有大于过孔162的第一宽度W1的第二宽度W2。
导电层164被耦合到过孔168,该过孔168延伸穿过第二非导电层132,并且过孔168被耦合到导电层170。导电层170在第二非导电层132中并且与在第四非导电层140中的开口172对准,该开口172暴露导电层170的表面174。表面174可以被称为接触件。导电层170的表面174通过封装100的侧上的开口172来暴露,该开口172与该封装的侧相对,其上导电层148的表面146通过第三非导电层136中的开口144来暴露。
在附图中,为了易于图示,导电层利用单个阴影图案来图示。应当理解的是,将存在不同的层,其中当在制造过程期间导电材料在不同的时间处被沉积时,导电层被耦合在一起。
导电层148、154、158、164、170和过孔150、152、162、166、168形成从封装100的一侧延伸到封装100的另一侧的电连接。导电层148、154、158、164、170和过孔150、152、162、166、168允许电信号被传送给接触件146、174和裸片110的至少一个接触件122、或允许电信号从接触件146、174和裸片110的至少一个接触件122被传送。导电层148、154、158、164、170和过孔150、152、162、166、168的导电材料可以是铜材料、金材料、银材料、合金材料或适当的某其他导电材料或导电材料的组合。
在封装100的一些实施例中,封装100可以像裸片110被嵌入在其内的印刷电路板(PCB)一样被利用。当封装100像PCB一样被使用时,衬底102是PCB的核心,其可以被称为衬底核心,并且在衬底102上的非导电层126、132可以被称为预浸料层。衬底102可以是编织的玻璃纤维材料,该编织的玻璃纤维材料被加强并且与树脂结合在一起。编织的玻璃纤维材料可以包括在第一方向上定向的第一多个玻璃纤维纱、在第二方向上定向的第二多个玻璃纤维纱或缠绕在一起的适当的任何数目的玻璃纤维纱的任何组合。非导电层126、132可以是层压的预浸料层。在备选实施例中,PCB、衬底102和非导电层126、132可以由多层编织的玻璃纤维材料制成。衬底102和非导电层126、132的编织的玻璃纤维材料可以具有多个玻璃纤维纱,该多个玻璃纤维纱以类似的方式取向、以不同的方式取向或以适当的任何方式取向。
出于讨论的目的,编织的玻璃纤维材料包括在第一方向上定向的第一多个玻璃纤维纱和在第二方向上定向的第二多个玻璃纤维纱,第一多个玻璃纤维纱和第二多个玻璃纤维纱通过彼此上、下或并排交叉而缠绕。第一方向横向于第二方向。例如,第一方向可以垂直于第二方向、第一方向可以与第二方向横向成30°或者第一方向可以与第二方向横向成适当的任何角度。第一多个玻璃纤维纱和第二多个玻璃纤维纱可以具有Z字形图案,使得第一多个玻璃纤维纱和第二多个玻璃纤维纱彼此下、彼此上或彼此并排经过。
将编织的玻璃纤维材料结合在一起的树脂可以是电介质材料。例如,电介质材料可以是环氧树脂材料、塑料材料、模塑料材料、树脂材料或适当的某其他非导电材料或非导电材料的组合。树脂填充在缠绕的多个玻璃纤维纱之间的空间中,使得树脂进一步加强多个玻璃纤维纱并且将多个玻璃纤维纱结合在一起。
在PCB中形成电连接的导电层148、154、158、164、170和过孔150、152、162、166、168位于衬底102和非导电层126、132中的多个玻璃纤维纱之下、位于衬底102和非导电层126、132中的多个玻璃纤维纱之上以及与衬底102和非导电层126、132中的多个玻璃纤维纱并排。例如,导电层148、154、158、164、170和过孔150、152、162、166、168可以穿过在多个玻璃纤维纱之间的空间和开口。该多个玻璃纤维纱在衬底102和非导电层126、132内缠绕。
图1B是封装100的实施例的顶面视图。开口144可以是多个开口144中的一个开口,以及接触件146可以是多个接触件146中的一个接触件。在图1B中可以看到,开口144暴露封装100的接触件146。尽管在图1A至图1B的封装100的实施例中开口144被示出为正方形,但是在一些实施例中,开口144可以是矩形、圆形、三角形或根据需要的任何其他形状或形状的组合。
虽然未示出,但在封装100与图1B中所示侧的相对侧上的开口172可以是多个开口172中的一个开口,并且在封装100的相对侧上通过开口172而暴露的接触件174可以是在封装100的相对侧上的多个接触件174中的一个接触件。在封装100的相对侧中的多个开口172暴露了在封装100的相对侧上的多个接触件174。开口172可以是正方形、矩形、圆形、三角形或根据需要的任何其他形状或形状的组合。
在图1B的封装100中,在封装100两侧上的多个接触件146、174围绕弹性体112和裸片110。在一些实施例中,在封装100两侧上的这些多个接触件146、174可以不围绕裸片110和弹性体112。相反,多个接触件146、174可以仅沿着封装100的两侧、仅沿着封装100的一侧或沿着适当的封装100的任何数目的侧。
在图1B的封装100中,在封装100两侧上的多个接触件146、174与裸片110和弹性体112不覆盖且不对准。在一些实施例中,多个接触件146、174可以与裸片110和弹性体112覆盖或重叠。在一些实施例中,多个接触件146、174可以与裸片110和弹性体112对准。在一些实施例中,在封装100两侧上的多个接触件146、174可以具有相同的取向或彼此不同的取向,并且可以具有彼此不同的尺寸。
在图1B所示的封装100中,这些多个接触件146、174是正方型的。在一些实施例中,在封装100两侧上的多个接触件146、174可以是正方形、圆形、矩形或可以具有适当的任何其他形状或形状的组合。
弹性体112由形成在裸片110周围的边界的外部虚线指示。弹性体112将裸片110的侧壁117与开口108的侧壁118分离。弹性体112沿着裸片110的所有侧将裸片110的侧壁117与开口108的侧壁118分离尺寸d1。在一些实施例中,将裸片110与开口108的侧壁118分离的尺寸d1可以是沿着裸片110的不同侧壁117的不同尺寸。形成在裸片110周围的边界的弹性体112充当应力缓冲,以保护裸片免受外部应力,这将在本公开的下文中更详细地讨论。
裸片110位于开口108的中心处。在一些其他实施例中,裸片110可以不在开口108的中心处。例如,裸片110可以与开口108的中心分离、间隔或偏移。
图2、图3和图4是封装200、300、400的备选实施例的横截面视图。封装200、300、400的这些横截面视图沿着与关于封装100的图1B中的1A-1A类似的线而截取。封装200、300、400具有与图1A中所示的封装100的实施例类似的特征,该特征在图2、图3和图4中由相同的附图标记表示。
图2示出了封装200,封装200包括在第二非导电层132上和在裸片110的钝化表面124上的第一弹性体202。第一弹性体202将裸片110耦合到第二非导电层132,并且将裸片110的钝化表面124与第二非导电层132分离第二尺寸d2。第一弹性体202在衬底102中的开口108的侧壁118之间延伸。在一些实施例中,第一弹性体202不可以延伸到在衬底102中的开口108的侧壁118。
第二弹性体204在裸片110和第一弹性体202的活性表面120上。第二弹性体204在开口108的侧壁118与裸片110的侧壁117之间,并且在裸片110的活性表面120与第一非导电层126之间。因此,裸片110、第一弹性体202和第二弹性体204填充在衬底102中的开口108。第二弹性体204可以是与第一弹性体202不同的弹性材料,或者可以是与第一弹性体202相同的弹性材料。
在一些实施例中,第三弹性体可以在裸片110和第二弹性体204的活性表面120上。因此,在一些实施例中,适当的任何数目的弹性体可以被用来在衬底102的开口108中围绕裸片110。
图3示出了封装300,封装300包括在弹性体112中的第一裸片302和第二裸片304,该弹性体112填充在衬底102中的开口108。第一裸片302和第二裸片304可以具有类似的功能性或者可以具有不同的功能性。第一裸片302和第二裸片304被弹性体112分离尺寸d3,该尺寸d3可以是适当的任何尺寸。在一些实施例中,两个以上的裸片可以存在于弹性体112和开口108内。因此,在一些实施例中,适当的任何数目的裸片可以存在于衬底102的开口108内并且被弹性体112围绕。
图4示出了封装400,封装400包括在衬底102的第一开口404中被第一弹性体406围绕的第一裸片402以及在衬底102的第二开口410中被第二弹性体412围绕的第二裸片408。第一裸片402和第二裸片408可以具有类似的功能性或者可以具有不同的功能性。例如,第一裸片402可以是振动传感器裸片并且第二裸片408可以是ASIC裸片。
第一弹性体406通过衬底102的具有尺寸d4的部分414与第二弹性体412分离。尺寸d4可以是适当的任何尺寸。第一弹性体406可以是与第二弹性体412不同的弹性材料,或者可以是与第二弹性体412相同的弹性材料。
第一开口404可以具有适当的与第二开口410相同的尺寸或不同的尺寸。例如,第一开口404的容量可以大于第二开口410的容量,因为第一裸片402大于第二裸片408,反之亦然。
鉴于以上关于如图1A至图4中所示的封装100、200、300、400的讨论,封装100、200、300、400对比常规半导体裸片封装的一些潜在优势如下。
通过将裸片110嵌入在封装100内并且利用弹性体112围绕裸片110,裸片110不易由于外部应力而失效。例如,如果封装100掉落,则围绕裸片110的弹性体112吸收外力和应力,如果裸片110在常规封装内并且没有被弹性体112围绕,则裸片110将被直接暴露于该外力和应力。
外部应力和外力的另一这种示例是由于温度改变而膨胀和压缩引起的外部应力和外力。例如,当封装100被暴露于温度升高时,衬底102和层126、132、136、140膨胀,引起弹性体112折曲和弯曲,而不引起裸片110折曲和弯曲。类似地,当封装被暴露于温度降低时,衬底102和层126、132、136、140压缩,引起弹性体112折曲、弯曲和压缩,而不引起裸片110折曲、弯曲和压缩。由于温度改变而引起的弹性体112折曲、弯曲和压缩降低了由于裸片110破坏而引起的封装100失效的可能性。
鉴于以上关于弹性体112如何保护裸片110的讨论,封装100更坚固,并且不太可能由于裸片110内的破裂而失效。
与保护裸片110类似,弹性体112以上面关于被嵌入在封装100中的裸片110所讨论的类似方式也有助于降低衬底102和封装100的层126、132、136、140中的失效。
通过将裸片110嵌入在封装100的衬底102内,封装100将比包含半导体裸片的其他常规封装更不厚,封装100也可以是PCB。例如,在裸片上具有盖帽的常规封装将比封装100厚,因为盖帽必须与裸片间隔开。
封装100也允许执行更复杂的功能,因为封装100具有由在封装100两侧上的开口144、172而暴露的导电层148、170的表面146、174。封装100的该结构允许在一侧上的封装100被安装在电子器件内,并且允许电子部件(例如,裸片、电连接等)被耦合到或被堆叠在另一侧上。这意味着封装100可以被合并到电子器件内可用的小空间中,以提供用于电子器件起作用的适当的信息,并且比其他常规封装更有效地利用小空间,允许电子器件执行越来越复杂的功能。例如,电子器件可以是计算机、计算器、电话、平板电脑、可弯曲或可折叠的电子器件或适当的某其他电子器件或电子器件的组合。
尽管这些是封装100、200、300、400对比常规封装的一些潜在优势,但这些优势不是详尽的列表,并且可以存在封装100、200、300、400对比常规封装的附加优势。
图5A-5J是如图1A和1B中所示的封装100的制造方法的横截面视图。制造方法的这些截面图沿着如图1B中关于封装100的的线1A-1A而截取。在制造方法的该实施例期间,封装100的特征由如图1A和图1B中的相同的附图标记来表示。
图5A是在衬底102中形成开口108之前的封装100的衬底102的横截面视图。导电层在衬底102的第一表面104上并且在端部156、160之间。导电层在衬底102的第二表面106上并且在衬底102的第二表面106上的导电层164之间。在衬底102的第一表面104和第二表面106上的这些导电层可以被耦合到衬底102内的其他导电层和导电过孔,如图5A中所示,该其他导电层和导电过孔在该横截面视图中可能是不可见的。
图5B示出了步骤502,其中开口108在衬底102中形成。开口108通过移除衬底102的部分来形成,该衬底102的部分可以通过切割技术、蚀刻技术或适当的某其他移除技术或移除技术的组合。例如,切割技术可以包括锯切、激光、研磨或适当的某其他切割技术或切割技术的组合;蚀刻技术可以包括化学蚀刻、光刻蚀刻、水蚀刻或适当的某其他蚀刻技术或蚀刻技术的组合。形成开口108可以移除在端部156、160之间的衬底102的第一表面104上的导电层的部分。形成开口108可以移除在衬底102的第二表面106上的导电层164之间的衬底102的第二表面106上的导电层的部分。
图5C示出了步骤504,其中临时载体506被耦合到衬底102的第二表面106。临时载体506可以是聚酰亚胺胶带、假衬底或适当的某其他临时载体或临时载体的组合。在一些实施例中,临时载体506可以是可分解材料。例如,临时载体可以是热可分解材料、水可分解材料、化学可分解材料、光敏可分解材料或适当的某其他可分解材料或可分解材料的组合。
衬底102的第二表面106可以通过临时粘合剂被耦合到临时载体506。临时粘合剂可以是可分解粘合剂,诸如热分解粘合剂、水可分解粘合剂、化学可分解粘合剂、光敏可分解粘合剂或适当的某其他临时粘合剂或临时粘合剂的组合。
图5D示出了步骤508,其中弹性体112的部分510在开口108中形成,并且被耦合到临时载体506,之后,裸片110被耦合到弹性体112的部分510。弹性体112的部分510可以通过沉积技术(诸如注射形成技术、溅射形成技术或适当的某其他形成技术或形成技术的组合)来形成。
裸片110利用拾取和放置技术、倒装芯片技术被耦合到弹性体112的部分510,或者可以利用另一放置技术或适当的其他放置技术的某组合被耦合到弹性体112的部分510。裸片110被放置,使得裸片110的中心与开口108的中心对准。在一些实施例中,裸片110可以被定位,使得裸片110的中心偏移开口108的中心。在一些实施例中,多个裸片可以被耦合到开口108内的弹性体112的部分510,其结果可以在图3的封装300中看到。在一些实施例中,多个开口可以在衬底102中形成。弹性体的多个部分可以在多个开口中形成,并且多个裸片可以被耦合到多个开口中的弹性体的多个部分,其结果可以在图4的封装400中看到。
图5E示出了步骤512,其中弹性体112的部分514在开口108中、在裸片110的活性表面120上以及在步骤508中形成的弹性体112的部分510上形成。弹性体112的部分514被形成以覆盖裸片110的活性表面120和裸片110的侧壁117。弹性体112的部分514可以通过沉积技术(诸如注入形成技术、溅射形成技术或适当的某其他形成技术或形成技术的组合)形成。在一些实施例中,弹性体112的部分510、514被允许在开口108内、在裸片110上以及在临时载体506上固化。在一些实施例中,在开口108中的弹性体112的部分510、514是不同的弹性材料,其结果可以在图2的封装200中看到。
图5F示出了步骤516,其中临时载体506从衬底102的第二表面106移除。如先前所讨论的,临时载体506可以是任何数目的临时载体或临时载体材料。因此,取决于临时载体506的组成和类型,临时载体506可以利用各种移除技术来移除,该临时载体506的组成和类型被选择并且先前被耦合到如关于图5C所示和讨论的步骤504中的衬底102的第二表面106。例如,如果临时载体506是通过热可分解粘合剂而耦合到衬底102的第二表面106的假衬底,则热可分解粘合剂被暴露于热量中以分解热可分解粘合剂。通过分解热可分解粘合剂,衬底102可以通过拾取和放置技术或适当的某其他移除技术或移除技术的组合来从临时载体506移除。
图5G示出了步骤518,其中非导电层126、132在衬底102的表面104、106和弹性体112的表面114、116上形成。第一非导电层126分别在衬底102和弹性体112的第一表面104、114上形成。第二非导电层132在衬底102和弹性体112的第二表面106、116上形成。非导电层126、132可以通过沉积技术、蚀刻技术、平坦化技术或适当的任何其他处理技术或处理技术的组合来形成。例如,沉积技术可以包括气相沉积、溅射、层压、注射成型、压缩成型或适当的某其他沉积技术或沉积技术的组合;蚀刻技术可以包括化学蚀刻、光刻蚀刻、水蚀刻或适当的某其他蚀刻技术或蚀刻技术的组合;以及平坦化技术可以包括研磨、激光或适当的某其他平坦化技术或平坦化技术的组合。
第一非导电层126的形成可以通过首先在衬底102的第一表面104和弹性体112的第一表面114上沉积非导电材料来完成。在非导电材料被沉积和形成之后,然后非导电材料被平坦化以形成平坦且基本上均匀的表面,这导致第一非导电层126的形成。第二非导电层132可以通过以上相同的过程来形成,或者可以通过适当的不同过程来形成。在一些实施例中,非导电层126、132可以是非导电材料的多层,其中多个非导电材料在彼此上被沉积并且在沉积之后各自被平坦化。
图5G再次示出了步骤518,也示出了在非导电层126、132中形成的导电层148、170和过孔150、152、168。过孔150、152、168通过形成延伸到非导电层126、132中的开口在非导电层126、132中形成。开口可以通过钻孔、蚀刻或某其他移除技术或移除技术的组合来形成。这些开口中的至少一个开口通过移除非导电层126和弹性体112的部分来形成,所以至少一个开口暴露裸片110的接触件122。非导电层126、132中的这些开口由导电材料填充以形成过孔150、152、168。
图5G再次示出了步骤518,也示出了形成导电层148、170,该导电层148、170可以通过利用掩模层、蚀刻技术和导电材料来形成。例如,在一些实施例中,掩模层在非导电层126上形成,然后至少一个开口在掩模层中形成以暴露非导电层126的表面和过孔150、152的表面。在开口被形成之后,蚀刻被完成以移除非导电层126的部分。然后导电材料在蚀刻发生处形成以形成导电层148。在导电层148被形成之后,掩模层通过蚀刻技术、移除技术或适当的能够移除掩模层的任何技术或技术的组合来移除。导电层170可以利用与关于导电层148所讨论的类似技术和过程来形成。
图5H示出了步骤520,其中第三非导电层136和第四非导电层140在第一非导电层136和第二非导电层132上形成。非导电层136、140可以利用与以上关于形成非导电层126、132所讨论的类似技术来形成。例如,非导电层136、140可以通过溅射技术、注入技术、气相沉积技术或适当的某其他沉积和形成技术或沉积和形成技术的组合来形成。
图5I示出了步骤522,其中开口144、172在第三非导电层136和第四非导电层140中形成。开口144、172可以通过锯切技术、蚀刻技术或适当的任何其他移除技术或移除技术的组合来形成。开口144、172被形成以暴露导电层148、172的表面146、174。在一些实施例中,尽管在本公开中未示出,但凸点下金属化(UBM)可以在开口144、172内和导电层148、172的表面146、174上形成。
图5J示出了步骤524,其中焊料球526被耦合到导电层148、170的表面146、174。焊料球526被形成以允许封装100被安装在电子器件和其他要被安装到封装100或堆叠在封装100上的电子部件或器件内。焊料球526可以通过回流技术或适当的某其他焊料球形成技术或焊料球形成技术的组合来形成。
如图5A至图5J中所示的制造方法中的以上步骤可以被重组、调整或更改为适合形成封装100、200、300、400或在本公开的范围内的任何其他封装。例如,在图5A至图5J中所示的制造方法的备选实施例中,衬底102可以是被耦合到临时载体的晶片,其中开口的阵列被形成,每个开口由至少一个裸片和弹性体来填充。一旦至少一个裸片和弹性体被形成,则利用与在图5A至图5J的制造方法中所讨论的类似的过程,移除临时载体并且在晶片两侧上形成各种非导电层和导电层。在非导电层和导电层被形成之后,非导电层、导电层和具有在晶片的开口内的裸片和弹性体的晶片然后被分离,以形成与图1A至图4中所公开的封装100、200、300、400类似的封装。
鉴于以上关于如图5A-5J中所示的制造方法的讨论,对比制造半导体裸片封装的常规方法,该制造方法的一些潜在优势如下。
鉴于以上关于制造封装100的方法的讨论,当与形成具有盖帽的常规封装相比时,变形或部件在所选择的容差之外的可能性被降低。它被降低的原因是定位裸片上的盖帽要求高级别的精度,并且如果盖帽在所选择的容差之外,则常规封装可能无法正常工作。此外,因为在常规封装上放置盖帽需要高级别的精度,它是昂贵的。因此,通过形成没有盖帽的封装100,部件在所选择的容差之外的可能性被降低,并且形成的成本也被降低。
尽管这些是如图5A至图5J中所示的制造方法对比制造常规封装的常规方法的一些潜在优势,但这些优势并不是详尽的列表,并且可以存在如图5A至图5J中所示的制造方法对比制造常规半导体裸片封装的常规方法的附加优势。
可以组合上述各种实施例以提供进一步的实施例。本说明书中提及和/或申请数据表中列出的所有美国专利、美国专利申请出版物、美国专利申请、外国专利、外国专利申请和非专利出版物全部通过引用并入本文。如有必要,可以修改实施例的方面以利用各种专利、申请和出版物的概念来提供进一步的实施例。
可以根据以上详细描述对实施例进行这些和其他改变。通常,在以下权利要求中,所使用的术语不应被解释为将权利要求限制于说明书和权利要求中所公开的特定实施例,而应被解释为包括所有可能的实施例以及该权利要求所享有的等同物的全部范围。因此,权利要求不受本公开的限制。

Claims (20)

1.一种装置,包括:
衬底,具有第一表面和第二表面,所述第二表面与所述第一表面相对;
开口,从所述第一表面到所述第二表面延伸穿过所述衬底;
裸片,在所述开口中并且在所述衬底的所述第一表面与所述第二表面之间;以及
弹性体,在所述开口中并且围绕所述裸片。
2.根据权利要求1所述的装置,其中所述开口包括多个侧壁,并且所述多个侧壁中的每个侧壁通过所述弹性体与所述裸片分离。
3.根据权利要求1所述的装置,还包括:
第一非导电层,在所述衬底的所述第一表面上以及在所述弹性体上;以及
第二非导电层,在所述衬底的所述第二表面上以及在所述弹性体上。
4.根据权利要求3所述的装置,其中所述裸片通过所述弹性体与所述第一非导电层和所述第二非导电层分离。
5.根据权利要求3所述的装置,其中被耦合到所述裸片的电连接延伸穿过所述弹性体、所述第一非导电层、所述衬底以及所述第二非导电层。
6.根据权利要求3所述的装置,其中所述弹性体包括由第一弹性材料制成的第一部分和由第二弹性材料形成的第二部分,所述第二弹性材料与所述第一弹性材料不同。
7.根据权利要求6所述的装置,其中:
所述第一部分在所述第二非导电层上以及在所述第二非导电层与所述裸片之间;以及
所述第二部分在所述第一非导电层上、在所述第一非导电层与所述裸片之间以及在所述裸片的多个侧壁与所述开口的多个侧壁之间。
8.根据权利要求1所述的装置,其中在所述开口的中心轴的方向上延伸的所述裸片的第一尺寸小于在所述方向上延伸的所述开口的第二尺寸。
9.根据权利要求1所述的装置,其中所述弹性体在所述第二非导电层上、在所述第二非导电层与所述裸片之间、在所述第一非导电层上、在所述第一非导电层与所述裸片之间以及在所述裸片的多个侧壁与所述开口的多个侧壁之间。
10.根据权利要求1所述的装置,其中所述弹性体包括基本上与所述第一表面共面的第三表面和基本上与所述第二表面共面的第四表面。
11.一种装置,包括:
衬底,包括整体延伸穿过所述衬底的第一开口;
第一裸片,在所述第一开口内;以及
弹性体,在所述第一开口中,所述弹性体封装所述裸片并且将所述裸片的侧壁与所述衬底分离。
12.根据权利要求11所述的装置,还包括:
第一非导电层,在所述衬底的第一表面上以及在所述弹性体上;
第二非导电层,在所述衬底的第二表面上以及在所述弹性体上,所述第二表面与所述衬底的所述第一表面相对;
第三非导电层,在所述第一非导电层上;
第四非导电层,在所述第二非导电层上;以及
电连接,延伸穿过所述衬底、所述弹性体、所述第一非导电层以及所述第二非导电层。
13.根据权利要求12所述的装置,还包括:
在所述第三非导电层中的多个第一开口,所述多个第一开口暴露所述电连接的第一部分;以及
在所述第四非导电层中的多个第二开口,所述多个第二开口暴露所述电连接的第二部分。
14.根据权利要求11所述的装置,还包括在所述第一开口内的第二裸片,所述弹性体围绕所述第二裸片并且将所述第二裸片与所述衬底和所述第一裸片分离。
15.根据权利要求11所述的装置,还包括:
在所述衬底中的第二开口,所述第二开口与所述第一开口分离;
在所述第二开口内的第二裸片;以及
在所述第二开口中的弹性体,围绕所述第二裸片并且将所述第二裸片与所述衬底分离。
16.一种方法,包括:
形成延伸穿过衬底的开口;
在所述开口中形成弹性材料的第一部分;
将裸片耦合到所述弹性材料的第一部分;以及
在所述裸片上、在所述弹性材料的第一部分上以及在所述开口中,形成弹性材料的第二部分。
17.根据权利要求16所述的方法,还包括:
将临时支撑件耦合到所述衬底;
在所述临时支撑件上形成所述弹性材料的第一部分;以及
将所述临时支撑件从所述衬底和所述弹性材料的第一部分移除。
18.根据权利要求16所述的方法,还包括:
在所述衬底的第一表面上以及在所述弹性材料的第二部分上形成第一非导电层;
在所述衬底的第二表面上以及在所述弹性材料的第一部分上形成第二非导电层,所述第二表面与所述衬底的所述第一表面相对;以及
形成电连接,所述电连接延伸穿过所述弹性材料的第二部分、所述第一非导电层、所述衬底以及所述第二非导电层。
19.根据权利要求18所述的方法,还包括:
在所述第一非导电层和所述电连接的第一表面上形成第三非导电层;
在所述第二非导电层和所述电连接的第二表面上形成第四非导电层;
在所述第三非导电层中形成多个第一开口,以暴露所述电连接的所述第一表面的部分;以及
在所述第四非导电层中形成多个第二开口,以暴露所述电连接的所述第二表面的第二部分。
20.根据权利要求15所述的方法,其中形成所述弹性材料的第一部分以及形成所述弹性材料的第二部分包括:利用针对所述第一部分的第一弹性材料以及针对所述第二部分的第二弹性材料,所述第二弹性材料与所述第一弹性材料不同。
CN202110469300.4A 2020-04-29 2021-04-28 被嵌入在衬底中具有应力缓冲的裸片 Pending CN113571478A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063017486P 2020-04-29 2020-04-29
US63/017,486 2020-04-29
US17/221,374 US11610851B2 (en) 2020-04-29 2021-04-02 Die embedded in substrate with stress buffer
US17/221,374 2021-04-02

Publications (1)

Publication Number Publication Date
CN113571478A true CN113571478A (zh) 2021-10-29

Family

ID=78161408

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202120900399.4U Active CN216054655U (zh) 2020-04-29 2021-04-28 电子装置
CN202110469300.4A Pending CN113571478A (zh) 2020-04-29 2021-04-28 被嵌入在衬底中具有应力缓冲的裸片

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202120900399.4U Active CN216054655U (zh) 2020-04-29 2021-04-28 电子装置

Country Status (2)

Country Link
US (1) US20230187384A1 (zh)
CN (2) CN216054655U (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183677B2 (en) * 2008-11-26 2012-05-22 Infineon Technologies Ag Device including a semiconductor chip
KR102065943B1 (ko) * 2015-04-17 2020-01-14 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조 방법
KR102015335B1 (ko) * 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법

Also Published As

Publication number Publication date
CN216054655U (zh) 2022-03-15
US20230187384A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
CN107689359B (zh) 包括具有嵌入芯片的再布线层的半导体封装件
US8008771B2 (en) Semiconductor chip package, electronic device including the semiconductor chip package and methods of fabricating the electronic device
US6633081B2 (en) Semiconductor device on a packaging substrate
KR101411813B1 (ko) 반도체 디바이스 및 그 제조 방법
US8227927B2 (en) Chip package and fabrication method thereof
TWI685901B (zh) 在所有溫度下具有低翹曲之雙面扇出封裝
US20080017968A1 (en) Stack type semiconductor package and method of fabricating the same
KR101538573B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
KR102144933B1 (ko) 칩 패키지 및 그 제조방법
KR101601388B1 (ko) 반도체 패키지 및 그 제조 방법
JP2002368160A (ja) ウェーハレベルパッケージ及びその製造方法
US20120299199A1 (en) Stacked wafer level package having a reduced size
KR102520917B1 (ko) 반도체 패키지 및 그 제조 방법
CN112670264A (zh) 电子设备封装和其制造方法
US11610851B2 (en) Die embedded in substrate with stress buffer
US7388297B2 (en) Semiconductor device with reduced thickness of the semiconductor substrate
US20210151379A1 (en) Chip package and manufacturing method thereof
CN216054655U (zh) 电子装置
US20220319963A1 (en) Semiconductor device package with conductive vias and method of manufacturing
CN217182166U (zh) 封装件
US8399998B2 (en) Semiconductor package requiring reduced manufacturing processes
CN112466820A (zh) 半导体装置封装及其制造方法
CN112018091A (zh) 半导体封装结构及其制备方法
US8105877B2 (en) Method of fabricating a stacked type chip package structure
JP4131256B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination