CN113571110A - 电路边界阵列架构中的动态资源管理 - Google Patents

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Abstract

本发明题为“电路边界阵列架构中的动态资源管理”。本发明描述了用于在存储器操作期间将存储器阵列管芯动态地分配到多个堆叠管芯中的CMOS管芯的系统和方法。多个堆叠管芯可竖直堆叠并经由一个或多个竖直硅通孔(TSV)连接而连接在一起。存储器阵列管芯可仅包括存储器单元结构(例如，竖直NAND串)，而没有列解码器、行解码器、电荷泵、感测放大器、控制电路、页面寄存器或状态机。CMOS管芯可包含执行存储器操作诸如读取和写入存储器操作所必需的支持电路。一个或多个竖直TSV连接可允许多个堆叠管芯中的每个存储器阵列管芯与多个堆叠管芯中的一个或多个CMOS管芯通信或电连接。

Description

电路边界阵列架构中的动态资源管理
背景技术
便携式消费电子器件需求的增长推动了对高容量存储设备的需求。非易失性半导体存储器设备，诸如闪存存储卡，已广泛用于满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计以及它们的高可靠性和大容量，使得此类存储器设备理想地用于多种电子设备中，包括例如数字相机、数字音乐播放器、视频游戏控制器、PDA、蜂窝电话和固态驱动器(SSD)。半导体存储器设备可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存(例如，NAND型闪存和NOR型闪存)和电可擦除可编程只读存储器(EEPROM)。
半导体存储器管芯通常被放置在封装件中以允许更容易的搬运和组装，并且保护管芯免受损坏。虽然“管芯”的复数形式是“dice”，但使用“die”作为复数形式以及单数形式是常见的行业惯例。在一个示例中，一个或多个半导体存储器管芯和其他集成电路(诸如处理器)可被包裹在封装件内，其中管芯可在封装件内堆叠在彼此的顶部上。封装件可包括表面安装封装件，诸如BGA封装件或TSOP封装件。在封装件内竖直堆叠多个管芯(例如，在单个封装件内堆叠八个管芯)的一个有益效果是可减小总体形状因数和封装尺寸。在一些情况下，封装件可包括堆叠式多芯片封装件、系统级封装件(SiP)或芯片堆叠多芯片模块(MCM)。堆叠管芯之间的竖直连接(包括穿过管芯衬底(例如，穿过硅衬底)的直接竖直连接)可在管芯到管芯接合之前或之后在每个管芯内形成。竖直连接可包括硅通孔(TSV)。
附图说明
类似编号的元件是指不同的图中的共同部件。
图1是描绘存储器系统的一个实施方案的框图。
图2A描绘了两个单独管芯的一个实施方案。
图2B描绘了包括存储器阵列管芯和CMOS管芯的多个堆叠管芯的一个实施方案。
图3A至图3B描绘了集成存储器组件的各种实施方案。
图4是单片三维存储器结构的一个实施方案的一部分的透视图。
图5描绘了阈值电压分布。
图6A是描述将数据值分配给数据状态的一个示例的表。
图6B描绘了在编程操作期间施加到所选择的字线的一系列编程和验证脉冲的一个实施方案。
图7A描绘了多个堆叠管芯的一个实施方案。
图7B描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中正在执行存储器操作。
图7C描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中在存储器阵列管芯的存储器操作期间利用了第二竖直TSV总线。
图7D描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中使用存储器阵列管芯正在执行存储器操作。
图7E描绘了多个堆叠管芯层在存储器操作期间的一个实施方案。
图7F描绘了图7E中所描绘的多个堆叠管芯层在第二存储器操作期间的一个实施方案。
图7G描绘了图7E中所描绘的多个堆叠管芯层在两个存储器操作期间的一个实施方案。
图7H描绘了经由竖直TSV总线彼此通信的多个堆叠管芯的一个实施方案。
图7I描绘了布置在CMOS管芯下方的一组四个存储器阵列管芯的一个实施方案。
图8A是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的一个实施方案。
图8B是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的另一个实施方案。
图8C是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的另选实施方案。
具体实施方式
本发明描述的技术用于动态地配对或分配包含存储器单元的一个或多个存储器阵列管芯(例如，NAND存储器管芯)与包含支持电路(例如，电荷泵、感测放大器、解码器和状态机)的一个或多个CMOS管芯，以用于使用一个或多个存储器阵列管芯来执行存储器操作。为了降低存储器系统成本和能量消耗，包括一个或多个存储器阵列管芯和一个或多个支持电路管芯的多个堆叠管芯可竖直堆叠并经由一个或多个竖直硅通孔(TSV)连接而连接在一起。一个或多个存储器阵列管芯可包括一个或多个存储器阵列。在一些情况下，一个或多个存储器阵列管芯可包括列解码器和/或行解码器以及存储器单元结构。在其他情况下，一个或多个存储器阵列管芯可仅包括存储器单元结构(例如，竖直NAND串)，而没有列解码器、行解码器、电荷泵、感测放大器、控制电路、页面寄存器和/或状态机。存储器单元结构可包括平面NAND结构、竖直NAND结构、位成本可缩放(BiCS)NAND结构、3D NAND结构或3D ReRAM结构。一个或多个CMOS管芯可包含用于执行各种存储器操作诸如读取、擦除和写入存储器操作的支持电路。支持电路可包括稳压器、电荷泵、感测放大器、页面寄存器和状态机。一个或多个CMOS管芯还可包括可用于执行各种计算任务诸如执行数据错误检测和校正的计算核心和/或控制电路。竖直TSV连接可允许可重新配置的电连接跨越多个堆叠管芯内的两个或更多个相邻管芯。在一个示例中，多个堆叠管芯可包括八个管芯，并且竖直TSV连接可包括竖直TSV总线，该竖直TSV总线跨越所有八个管芯并允许八个管芯中的每一个管芯与其他七个管芯中的一个或多个管芯电连接。该竖直TSV总线可允许多个堆叠管芯中的每个存储器阵列管芯与多个堆叠管芯中的每个CMOS管芯通信或电连接。
在一些实施方案中，布置在一个或多个支持电路管芯中的一个支持电路管芯上的管芯映射控制电路或状态机可基于第一支持电路管芯的可用性和/或用于存储器操作的性能度量来确定第一存储器阵列管芯与用于支持第一存储器阵列管芯的存储器操作的第一支持电路管芯之间的映射。管芯映射控制电路可包括一个或多个控制电路，这些控制电路包括状态机和/或组合逻辑电路。存储器操作可包括用于从第一存储器阵列管芯读取数据的读取操作或用于将数据写入布置在第一存储器阵列管芯上的存储器单元的编程操作。性能度量可包括用于存储器操作的读取带宽或编程带宽。在一个示例中，为了满足特定读取带宽，多个堆叠管芯内的两个或更多个支持电路管芯可电连接到第一存储器阵列管芯，以便增加读取吞吐量。在将两个支持电路管芯分配给第一存储器阵列管芯的情况下，在读取操作期间感测的存储器单元的数量可增加两倍。在另一个示例中，为了满足特定编程带宽，多个堆叠管芯内的两个或更多个支持电路管芯可电连接到第一存储器阵列管芯，以便增加编程吞吐量。在编程操作期间将三个支持电路管芯分配给第一存储器阵列管芯的情况下，在编程操作期间被并发地编程的存储器单元的数量可增加三倍，因为可利用三倍数量的写入驱动器。由于第一存储器阵列管芯可能需要更多的读取和/或写入电路以便满足读取或写入性能度量，因此布置在多个堆叠管芯中的一个堆叠管芯上的管芯映射控制电路可增加分配给第一存储器阵列管芯的支持电路管芯的数量。管芯映射控制电路可基于支持电路管芯的实时可用性和对存储器操作的实时性能要求，随时间推移来重新分配分配给第一存储器阵列管芯的支持电路管芯的数量。在一个实施方案中，可实时动态地进行支持电路资源的分配。在另一个实施方案中，可基于预期用途在产品运输之前在制造设施中进行支持电路资源的不均匀分配。
在一些情况下，布置在多个堆叠管芯中的第一CMOS管芯上的管芯映射电路可在第一时间点将第一CMOS管芯分配给第一存储器阵列管芯，然后在第一时间点之后的第二时间点将第一CMOS管芯和第二CMOS管芯两者分配给第一存储器阵列管芯。管芯映射电路可包括一个或多个控制电路。在这种情况下，在第二时间点，为了满足或符合读取或写入性能度量，可能需要两个CMOS管芯来使第一存储器阵列管芯使用的感测放大器或写入电路的数量加倍。在另一个实施方案中，布置在多个堆叠管芯中的第一CMOS管芯上的管芯映射电路可在第一存储器阵列管芯的第一存储器操作期间将第一存储器阵列管芯分配给两个支持电路管芯，并且在第二存储器阵列管芯的第二存储器操作期间将第二存储器阵列管芯分配给三个支持电路管芯。第一存储器管芯的第一存储器操作和第二存储器阵列管芯的第二存储器操作可并发地执行。
每个CMOS管芯可包括具有稳压器、电荷泵、感测放大器、页面寄存器和/或状态机的存储器阵列支持电路管芯。每个CMOS管芯可包括用于支持一个或多个存储器管芯的外围I/O电路、用于加速特定应用域(例如ECC、压缩、滤波、可重新配置的逻辑等)的专用核心、以及用于支持通用应用域的轻型CPU。外围I/O电路可包括感测放大器、解码器、电荷泵等。分配给存储器阵列管芯的CMOS管芯的数量可取决于要使用存储器阵列管芯执行的存储器操作的类型。例如，如果要使用存储器阵列管芯来执行读取操作，则可将四个CMOS管芯电连接到存储器阵列管芯；然而，如果要使用存储器阵列管芯来执行编程操作，则可将两个CMOS管芯电连接到存储器阵列管芯。
分配给存储器阵列管芯的CMOS管芯的数量还可取决于存储器操作要求的读取带宽或写入带宽。例如，如果要使用存储器阵列管芯来执行读取操作并且用于读取操作的读取带宽大于阈值带宽，则可将两个CMOS管芯电连接到存储器阵列管芯；然而，如果用于读取操作的读取带宽不大于阈值带宽，则可将仅一个CMOS管芯电连接到存储器阵列管芯。
在一些情况下，多个堆叠管芯可包括第一组CMOS管芯和第二组存储器阵列管芯。CMOS管芯可在物理上较小或具有小于存储器阵列管芯的管芯面积，并且利用比存储器阵列管芯便宜的制造工艺。多个堆叠管芯可包括布置在第一层上的第一存储器阵列管芯以及布置在定位于第一层上方的第二层上的两个或更多个不同CMOS管芯。可随后将第二存储器阵列管芯布置在第二层上方的第三层上。在这种情况下，水平总线和竖直总线连同纵横开关晶体管的组合可允许多个堆叠管芯内的CMOS管芯中的每个CMOS管芯与第一存储器阵列管芯或第二存储器阵列管芯电连接。竖直和水平纵横结构可用于允许CMOS管芯中的每个CMOS管芯连接到多个堆叠管芯内的存储器阵列管芯中的任一个存储器阵列管芯。竖直连接可使用TSV通过管芯的衬底进行。在一个示例中，使用一个或多个TSV的纵横结构可将多个堆叠管芯中的第一存储器阵列管芯内的内部节点(例如，位线节点)与多个堆叠管芯中的第二管芯的内部节点(例如，感测放大器节点)连接。
在一个实施方案中，非易失性存储系统可以包括一个或多个二维非易失性存储器单元阵列。二维存储器阵列内的存储器单元可以形成单层存储器单元，并且可以通过控制线(例如，字线和位线)在X和Y方向上选择。在另一个实施方案中，非易失性存储系统可以包括一个或多个单片三维存储器阵列，其中两层或更多层存储器单元可以形成在没有任何中间衬底的单个衬底之上。在一些情况下，三维存储器阵列可以包括一个或多个竖直列的存储器单元，这些存储器单元位于衬底上方并与衬底正交，或者基本上与衬底正交(例如，在与衬底正交的法向量的1至2度范围内)。在一个示例中，非易失性存储系统可以包括具有竖直位线或与半导体衬底正交布置的位线的存储器阵列。衬底可以包括硅衬底。
图1是实现本发明的技术的存储器系统100的一个实施方案的框图，该技术包括避免由于过编程而导致的不可恢复错误的对策。在一个实施方案中，存储器系统100是固态驱动器(“SSD”)。存储器系统100也可以是存储卡、USB驱动器或其他类型的存储系统。本发明的技术不限于任何一种类型的存储器系统。存储器系统100连接到主机102，主机可为计算机、服务器、电子设备(例如，智能电话、平板电脑或其他移动设备)、器具或使用存储器并具有数据处理能力的另一装置。在一些实施方案中，主机102与存储器系统100分离但连接到其上。在其他实施方案中，存储器系统100嵌入在主机102内。
图1中描绘的存储器系统100的部件为电子电路。存储器系统100包括连接到一个或多个存储器管芯130和本地高速易失性存储器140(例如，DRAM)的控制器120。一个或多个存储器管芯130各自包括多个非易失性存储器单元。下面提供关于每个存储器管芯130的结构的更多信息。控制器120使用本地高速易失性存储器140来执行某些功能。例如，本地高速易失性存储器140将逻辑存储在物理地址转换表(“L2P表”)中。
控制器120包括连接到主机102并与其通信的主机接口152。在一个实施方案中，主机接口152提供PCIe接口。也可使用其他接口，诸如SCSI、SATA等。主机接口152还连接到片上网络(NOC)154。NOC是集成电路上的通信子系统。NOC可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。NOC技术将网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带来了显著的改善。与其他设计相比，NOC提高了片上系统(SoC)的可扩展性以及复杂SoC的电源效率。NOC的导线和链路由许多信号共享。由于NOC中的所有链路可在不同的数据分组上同时运行，因此实现了高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，NOC提供增强的性能(诸如吞吐量)和可扩展性。在其他实施方案中，NOC 154可由总线替换。处理器156、ECC引擎158、存储器接口160和DRAM控制器164连接到NOC 154并与其通信。DRAM控制器164用于操作本地高速易失性存储器140(例如，DRAM)并与其通信。在其他实施方案中，本地高速易失性存储器140可为SRAM或另一种类型的易失性存储器。
ECC引擎158执行错误校正服务。例如，ECC引擎158根据实现的ECC技术执行数据编码和解码。在一个实施方案中，ECC引擎158是由软件编程的电子电路。例如，ECC引擎158可为可编程的处理器。在其他实施方案中，ECC引擎158是不具有任何软件的定制的专用硬件电路。在另一个实施方案中，ECC引擎158的功能由处理器156实现。
处理器156执行各种控制器存储器操作，诸如编程、擦除、读取以及存储器管理过程。在一个实施方案中，处理器156由固件编程。在其他实施方案中，处理器156是不具有任何软件的定制的专用硬件电路。处理器156还实现转换模块，作为软件/固件过程或作为专用硬件电路。在许多系统中，使用与一个或多个存储器管芯相关联的物理地址将非易失性存储器向内寻址到存储系统。然而，主机系统可使用逻辑地址来寻址各种存储器位置。这使主机能够将数据分配给连续的逻辑地址，同时存储系统空闲下来按希望的那样在一个或多个存储器管芯的位置间存储数据。为了实现这种系统，控制器(例如，转换模块)在由主机使用的逻辑地址与由存储器管芯使用的物理地址之间执行地址转换。一个示例性具体实施是维护识别逻辑地址与物理地址之间的当前转换的表(即，上述L2P表)。L2P表中的条目可包括逻辑地址和对应物理地址的标识。虽然逻辑地址到物理地址表(或L2P表)包括字词“表”，但它们不必是字面意义上的表。而是，逻辑地址到物理地址表(或L2P表)可为任何类型的数据结构。在一些示例中，存储系统的存储器空间非常大，以致于本地存储器140不能保存所有L2P表。在这种情况下，将整组L2P表存储在存储器管芯130中，并且将L2P表的子集高速缓存(L2P高速缓存)在本地高速易失性存储器140中。
存储器接口160与一个或多个存储器管芯130通信。在一个实施方案中，存储器接口提供切换模式接口。也可使用其他接口。在一些示例性具体实施中，存储器接口160(或控制器120的另一部分)实现用于向一个或多个存储器管芯传输数据以及从一个或多个存储器管芯接收数据的调度器和缓冲器。
图2A描绘了一个实施方案，其中存储器系统的元件被分组成包括存储器结构管芯303(例如，仅具有存储器阵列结构的管芯)和存储器阵列支持电路管芯301(例如，包括有利于存储器结构326的存储器操作的控制电路的管芯)的两个单独管芯。在一些情况下，存储器结构管芯303和存储器阵列支持电路管芯301可接合在一起或被布置为集成存储器组件内的管芯的竖直堆叠。存储器结构管芯303可包括非易失性存储器单元以及用于访问非易失性存储器单元的字线和位线。用于使用存储器阵列支持电路管芯301上的存储器结构326执行存储器操作(例如，读取操作和写入操作)的控制电路的布置允许使用与用于制造存储器结构管芯303的工艺技术相比不同的工艺技术来制造控制电路(例如，行解码器、列解码器和读/写电路)。因此，存储器结构管芯303可针对存储器阵列结构进行优化，而无需担心CMOS元件或控制电路。
在一些情况下，存储器结构326可形成在一个管芯(诸如存储器结构管芯303)上，并且外围电路元件中的一些或全部(包括一个或多个控制电路)可形成在单独管芯(诸如存储器阵列支持电路管芯301)上。在一个示例中，存储器结构管芯303可仅由存储器元件的存储器阵列形成，诸如闪存NAND存储器、PCM存储器或ReRAM存储器的存储器单元的阵列。在一些情况下，图1的一个或多个存储器管芯130中的每个存储器管芯可与图2A的存储器结构管芯303对应。
参考图2A，存储器结构326内的字线可被存储器阵列支持电路管芯301内的行解码器324偏置，并且存储器结构326内的位线可被存储器阵列支持电路管芯301内的列解码器332偏置。读/写电路328包括多个感测块350(该多个感测块包括SB1、SB2、…、SBp(感测电路))并且允许多个存储器单元中的一个(或多个)数据页面被并行读取或并行编程(写入)。在一个实施方案中，每个感测块包括感测放大器和一组锁存器。锁存器存储要写入的数据和/或已读取的数据。命令和数据可经由线319在控制器诸如图1中的控制器120与存储器阵列支持电路管芯301之间传输。
控制电路310与读/写电路328协作以在存储器结构326上执行存储器操作(例如，写入、读取、擦除等)。在一个实施方案中，控制电路310包括状态机312、片上地址解码器314、功率控制电路316、温度传感器电路318和ECC引擎330。ECC引擎330可生成ECC代码，用于保护要存储在存储器结构326内的数据。状态机312提供存储器操作的管芯级控制。在一个实施方案中，状态机312可由软件编程。在其他实施方案中，状态机312不使用软件并且完全地在硬件(例如，电子电路)中实现。在一些实施方案中，状态机312可以被可编程的微控制器或微处理器替换。在一个实施方案中，控制电路310包括缓冲器，诸如寄存器、ROM熔丝和用于存储默认值(诸如基极电压和其他参数)的其他存储设备。温度传感器电路318检测存储器阵列支持电路管芯301的管芯温度。
在一些实施方案中，存储器阵列支持电路管芯301内的一个或多个部件(单独地或组合地)可被称为管理或控制电路。例如，一个或多个管理或控制电路可包括控制电路310、状态机312、解码器314、功率控制316、感测块350或读/写电路328中的任何一者或组合。一个或多个管理电路或一个或多个控制电路可执行或促进一个或多个存储器阵列操作，包括擦除、编程或读取操作。
片上地址解码器314将控制器120使用的地址之间的地址接口提供给解码器324和解码器332所用的硬件地址。功率控制模块316控制在存储器操作期间提供给字线和位线的功率和电压。功率控制模块316可以包括用于产生电压的充电泵。
在一个实施方案中，存储器结构326包括非易失性存储器单元的单片三维存储器阵列，其中多个存储器级形成在单个衬底诸如晶圆上方。存储器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有源区域。在一个示例中，存储器结构326的非易失性存储器单元可布置在竖直NAND串中。在另一个实施方案中，存储器结构326包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的NAND闪存存储器单元。
包括在存储器结构326中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器单元技术可用于形成存储器结构326。用于存储器结构326的存储器单元的合适技术的其他示例包括铁电存储器(FeRAM或FeFET)、ReRAM存储器、磁阻存储器(例如，MRAM、自旋转移扭矩MRAM、自旋轨道扭矩MRAM)、相变存储器(例如，PCM)等。用于存储器结构326的架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列等。
ReRAM、或PCMRAM、交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
磁阻存储器(MRAM)通过磁存储元件存储数据。元件由两个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来存储内存。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。
相变存储器(PCM)利用了硫属化合物玻璃的独特性能。一个实施方案使用Ge2Sb2Te5合金以通过电加热相变材料来实现相变。编程剂量是不同幅值和/或长度的电脉冲，从而导致相变材料的不同电阻值。
本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
图2B描绘了包括存储器阵列管芯331和CMOS管芯335的多个堆叠管芯的一个实施方案。存储器阵列管芯331可与图2A中的存储器结构管芯303对应。CMOS管芯335可与图2A中的存储器阵列支持电路管芯301对应。如图2B所示，存储器阵列管芯331已定位在CMOS管芯335上方并与其接合。存储器阵列管芯331包括具有多个存储器单元的存储器阵列329。在一个示例中，存储器阵列329可包括多个竖直NAND串。CMOS管芯335还包括管芯映射电路317，用于将多个堆叠管芯内的一个或多个CMOS管芯与多个堆叠管芯内的一个或多个存储器阵列管芯映射或电连接。管芯映射电路317可使得门控感测电路313电连接到位线连接325或与位线连接325电断开。管芯映射电路317可使得门控字线WL驱动器315电连接到字线连接323或与字线连接323电断开或切断。
CMOS管芯335也包括门控感测电路313和门控字线WL驱动器315。门控感测电路313可包括一组感测放大器(或一组读/写电路，诸如图2A中的读/写电路328)，该组感测放大器与可从位线连接325切断门控感测电路313的模拟多路复用器或其他门控晶体管串联。由于位线连接325已经由接合焊盘331连接到存储器阵列管芯301的位线BL 309，如果门控感测电路313内的该组感测放大器电连接到位线连接325，则该组感测放大器可偏置连接到存储器阵列329的位线BL 309并感测来自存储器阵列329内的存储器单元的电流。然而，如果来自未示出的另一个CMOS管芯的感测放大器替代地电连接到位线连接325，则门控感测电路313将阻止该组感测放大器电连接到位线连接325。
门控字线WL驱动器315可包括一组字线驱动器(或最后一级行解码器)，该组字线驱动器与可从字线连接323切断或电断开门控字线WL驱动器315的模拟多路复用器或其他门控晶体管串联。由于字线连接323已连接到存储器阵列329的字线WL 311，因此如果门控字线WL驱动器315内的该组字线驱动器电连接到字线连接323，则该组字线驱动器可驱动或偏置连接到存储器阵列329的字线WL 311。然而，如果来自未示出的另一个CMOS管芯的字线驱动器替代地电连接到连接到存储器阵列329的字线WL311，则门控字线WL驱动器315将阻止门控字线WL驱动器315内的该组字线驱动器电连接到字线连接323。连接到存储器阵列329的字线连接323和字线WL 311均电连接到竖直TSV总线的一部分，该竖直TSV总线包括延伸穿过存储器阵列管芯331的衬底305的第一TSV 325和延伸穿过CMOS管芯335的衬底307的第二TSV 327。竖直TSV总线的该部分可允许布置在存储器阵列管芯331上方或下方的未示出的其他管芯电连接到字线WL311。
图3A描绘了集成存储器组件104的一个实施方案。如图所示，存储器管芯302接合到控制管芯304。需注意，尽管在相邻管芯对之间描绘了间隙，但是这种间隙可以用环氧树脂或其他树脂或聚合物填充。存储器管芯302包括存储器结构326。存储器结构326可制造在存储器管芯302的衬底1072上。在一些实施方案中，衬底1072可由硅晶圆的一部分形成。存储器结构326可包括三维存储器阵列或竖直NAND串的阵列。如图所示，存储器结构326可包括多个字线(WL)层和位线(BL)层。字线层可由介电层分隔开。介电层由字线层之间的间隙表示。存在延伸穿过字线层的叠堆的多个列。在每个堆叠中用附图标号1002指代一列1002。列包含存储器单元。例如，每一列可以包含一个NAND串。邻近堆叠有许多位线(BL)。
字线驱动器560并发地向存储器管芯302中的字线1042提供电压。从字线驱动器560到字线1042的导电通路包括导电通路1032、接合焊盘574a1、接合焊盘570a1和导电通路1034。在一些实施方案中，导电通路1032、1034被称为通路对。导电通路1032、1034可各自包括一个或多个通孔(其可相对于管芯的主表面竖直延伸)和一个或多个金属互连件(其可相对于管芯的主表面水平延伸)。导电通路1032、1034可包括晶体管或其他电路元件。在一个实施方案中，晶体管实际上可以用于打开或关闭通路。其他字线驱动器(图3A中未示出)向其他字线提供电压。因此，除了接合焊盘574a1、570a1之外，还有另外的接合焊盘574a、570a。接合焊盘可由例如铜、铝及其合金形成。
感测放大器350与存储器管芯302中的位线通信。从感测放大器350到位线的通路包括导电通路1052、接合焊盘574b、接合焊盘570b和导电通路1054。在一些实施方案中，导电通路1052、1054被称为通路对。导电通路1052、1054可包括一个或多个通孔(其可相对于管芯的主表面竖直延伸)和一个或多个金属互连件(其可相对于管芯的主表面水平延伸)。金属互连件可由各种导电金属形成，包括铝、钨和铜，并且通孔可衬有和/或填充有各种导电金属，包括钨、铜和铜合金。导电通路1052、1054可包括晶体管或其他电路元件。在一个实施方案中，晶体管实际上可以用于打开或关闭通路。
控制管芯304具有衬底1076，其可由硅晶圆形成。感测放大器350、字线驱动器560和其他电路1020可形成在衬底1076之上和/或之中。电路1020可包括图2A中所示的控制电路310中的一些或全部。在一些实施方案中，感测放大器350、字线驱动器560和/或其他电路1020包括CMOS电路。
可存在允许控制管芯304上的电路与集成存储器组件104外部的实体(例如图1中的存储器控制器102)通信的外部信号路径。因此，控制管芯304上的电路1020可与控制器102通信。外部通路包括控制管芯304中的通孔1058、接合焊盘574c、接合焊盘570c、硅通孔(TSV)1060和外部焊盘1078。TSV 1060延伸穿过衬底1072。可在半导体管芯302、304中的集成电路形成之前、期间或之后形成TSV 1060。可通过蚀刻穿过晶圆的孔来形成TSV。例如，孔可蚀刻穿过衬底1072。
图3B描绘了集成存储器组件104的另一个实施方案。图3B中的配置相对于图3A中所描绘的配置添加了额外的存储器管芯。因此，类似的附图标号用于图3B中的存储器管芯302a，如用于图3A中的存储器管芯302。在一个实施方案中，第一存储器管芯302a接合到控制管芯304，并且控制管芯304接合到第二存储器管芯302b。需注意，尽管在相邻管芯对之间描绘了间隙，但是这种间隙可以用环氧树脂或其他树脂或聚合物填充。
每个存储器管芯302a、302b包括存储器结构326。存储器结构326a与存储器管芯302a的衬底1072相邻。存储器结构326b与存储器管芯302b的衬底1074相邻。在一些实施方案中，衬底1072、1074由硅晶圆的一部分形成。在该示例中，存储器结构326各自包括三维存储器阵列。
字线驱动器560并发地向存储器管芯302a中的第一字线1042和存储器管芯302b中的第二字线1044提供电压。从字线驱动器560到第二字线1044的通路包括导电通路1032、硅通孔(TSV)1068、接合焊盘576a1、接合焊盘572a1和导电通路1036。其他字线驱动器(图3B中未示出)向其他字线提供电压。
感测放大器350a与存储器管芯302a中的位线通信。从感测放大器350a到位线的通路包括导电通路1052、接合焊盘574b、接合焊盘570b和导电通路1054。感测放大器350b与存储器管芯302b中的位线通信。从感测放大器350b到位线的通路包括导电通路1054、TSV1056、接合焊盘576b、接合焊盘572b和导电通路1048。对图3B中描绘的实施方案进行许多修改是可能的。一种修改是使感测放大器350a位于第一存储器管芯302a上，并且使感测放大器350b位于第二存储器管芯302b上。
图4是可包括存储器结构326的单片三维存储器阵列的一个示例性实施方案的一部分的透视图，该存储器结构包括被布置为竖直NAND串的多个非易失性存储器单元。例如，图4示出了一个存储器块的一部分。所描绘的结构包括一组位线BL，其位于交替的介电层和导电层的堆叠上方。出于示例目的，将介电层中的一个标记为D，并且将导电层中的一个(也被称为字线层)标记为W。交替的介电层和导电层的数量可以基于特定具体实施要求而变化。一组实施方案包括108至300个交替的介电层和导电层。一个示例实施方案包括96个数据字线层、8个选择层、6个虚设字线层和110个介电层。也可以使用多于或少于108至300个层。如将在下面所说明，交替的介电层和导电层被局部互连LI分成四个“指状部”。图4示出了两个指状部和两个局部互连LI。源极线层SL位于交替的介电层和字线层下方。在交替的介电层和导电层的堆叠中形成存储器孔。例如，存储器孔被标记为MH。需注意，在图4中，介电层被描绘为透视图，使得读者可以看到位于交替的介电层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷捕集材料的材料填充存储器孔以形成存储器单元的竖直列来形成NAND串。每个存储器单元可以存储一个或多个数据位。
本文所讨论的存储器系统可以被擦除、编程和读取。在成功编程过程(具有验证)结束时，在适当时，存储器单元的阈值电压应当在用于经编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元的阈值电压的分布内。图5是阈值电压与存储器单元数目的曲线图，并且示出了当每个存储器单元存储三位数据时存储器阵列的示例性阈值电压分布。然而，其他实施方案可以使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位数据、四位数据或五位数据)。图5示出了八个阈值电压分布，其对应于八个数据状态。对于数据状态N，该数据状态N具有比数据状态N-1更高的阈值电压和比数据状态N+1更低的阈值电压。第一阈值电压分布(数据状态)S0表示被擦除的存储器单元。其他七个阈值电压分布(数据状态)S1至S7表示被编程的存储器单元，并且因此也称为编程状态或编程数据状态。在一些实施方案中，数据状态S1至S7可重叠，其中控制器122依赖错误校正来识别正在存储的正确数据。
图5示出了七个读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7，用于从存储器单元读取数据。通过测试(例如，执行感测操作)给定存储器单元的阈值电压是高于还是低于七个读取参考电压，系统可以确定存储器单元所处于的数据状态(即，S0、S1、S2、S3、…)。
图5还示出了七个验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7(也称为验证目标电压)。当将存储器单元编程为数据状态S1时，系统将测试这些存储器单元是否具有大于或等于Vv1的阈值电压。当将存储器单元编程为数据状态S2时，系统将测试存储器单元是否具有大于或等于Vv2的阈值电压。当将存储器单元编程为数据状态S3时，系统将确定存储器单元是否具有大于或等于Vv3的阈值电压。当将存储器单元编程为数据状态S4时，系统将测试这些存储器单元是否具有大于或等于Vv4的阈值电压。当将存储器单元编程为数据状态S5时，系统将测试这些存储器单元是否具有大于或等于Vv5的阈值电压。当将存储器单元编程为数据状态S6时，系统将测试这些存储器单元是否具有大于或等于Vv6的阈值电压。当将存储器单元编程为数据状态S7时，系统将测试这些存储器单元是否具有大于或等于Vv7的阈值电压。
在被称为全序列编程的一个实施方案中，存储器单元可从擦除的数据状态S0直接编程到编程数据状态S1至S7中的任一种。例如，可首先擦除要被编程的存储器单元的群体，使得该群体中的所有存储器单元处于擦除数据状态S0。然后，使用编程过程来将存储器单元直接编程到数据状态S1、S2、S3、S4、S5、S6和/或S7中。例如，虽然一些存储器单元正在从数据状态S0编程到数据状态S1，但其他存储器单元正在从数据状态S0编程到数据状态S2和/或从数据状态S0编程到数据状态S3，以此类推。图5的箭头表示全序列编程。除全序列编程之外，本文所述的技术还可与其他类型的编程(包括但不限于多级编程/多相编程)一起使用。
图5的每个阈值电压分布(数据状态)对应于存储在存储器单元中的一组数据位的预确定值。编程到存储器单元中的数据与存储器单元的阈值电压电平之间的具体关系取决于存储器单元采用的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配到阈值电压范围，使得如果存储器的阈值电压错误地移位到其相邻物理状态，那么将仅影响一个位。
图6A是描述将数据值分配给数据状态的一个示例的表。在图6A的表中，S0＝111(擦除状态)，S1＝110，S2＝100，S3＝000，S4＝010，S5＝011，S6＝001，并且S7＝101。也可以使用数据的其他编码。本文所公开的技术不需要特定的数据编码。在一个实施方案中，当块经受擦除操作时，所有存储器单元被移动到数据状态S0，即擦除状态。
一般来讲，在验证操作和读取操作期间，将所选择的字线连接到电压(参考信号的一个示例)，该电压的电平针对每个读取操作(例如，参见图5的读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)或验证操作(例如，参见图5的验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)指定，以便确定相关存储器单元的阈值电压是否已经达到这个电平。在施加字线电压之后，测量存储器单元的传导电流以确定该存储器单元是否响应于施加到字线的电压而接通(被传导电流)。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选择的存储器单元在其控制栅极处被提供有一个或多个读取通过电压(也称为旁路电压)，使得这些存储器单元将作为通过栅极操作(例如，不管这些存储器单元是被编程还是被擦除都传导电流)。
有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，以存储器单元对感测放大器中的专用电容器放电或充电的速率来测量该存储器单元的传导电流。在另一个示例中，所选择的存储器单元的传导电流允许(或不允许)包括存储器单元的NAND串对对应位线放电。在某时间段之后测量位线上的电压，以查看其是否已经放电。需注意，本文所述的技术可以与本领域中已知的用于验证/读取的不同方法一起使用。也可以使用本领域中已知的其他读取和验证技术。
如上所述，存储器单元可能变得过编程。例如，考虑旨在编程到数据状态S4的存储器单元的示例。编程过程被设计成将存储器单元的阈值电压从数据状态S0的阈值电压分布增加到数据S4的阈值电压分布，具体方式是：施加编程信号作为在幅值上增加步长大小的一组编程脉冲，并且在编程脉冲之间测试关于存储器单元的阈值电压是否达到Vv4。然而，由于编程/擦除循环导致的结构变化或编程速度提高，因此当存储器单元的阈值电压达到Vv4时，其也超过Vr5，这可能导致稍后读取存储器单元时出错。这是过编程的一个示例。如果少量存储器单元变得过编程，则读取期间的ECC过程可能能够校正错误。然而，如果太多存储器单元被过编程或出错，则ECC可能无法校正所有错误并且读取过程可能失败，从而导致数据丢失。
为了防止数据丢失，提出了非易失性存储系统包括在编程过程期间对过编程进行补偿的机制。即，在针对一组数据和目标存储器单元开始编程过程之后并且在针对该组数据和目标存储器单元完成编程过程之前，系统确定是否存在超过阈值数目的过编程存储器单元，如果是，则系统在编程过程的中途(例如，进行中)调整编程过程，以对到目前为止在当前正在执行的编程过程中发生的过编程进行补偿。
图6B描绘了在编程操作期间施加到所选择的字线的一系列编程和验证脉冲的一个实施方案。编程操作可包括多个编程验证迭代，其中每个迭代向所选择的字线施加一个或多个编程脉冲，然后施加一个或多个验证脉冲(例如，以验证或确定存储器单元的编程状态或编程电平)。在一个实施方案中，以连续迭代步进式提高编程脉冲。此外，每个编程脉冲可包括具有通过电压(Vpass)电平(例如6V至8V)的第一部分，其后是处于编程电压(Vpgm)电平(例如12V至25V)的第二最高幅值部分。例如，如图6B所示，第一编程脉冲800、第二编程脉冲802、第三编程脉冲804和第四编程脉冲806分别具有Vpgm1、Vpgm2、Vpgm3和Vpgm4的编程电压电平。可在每个编程脉冲之后提供一个或多个验证电压808，诸如验证电压Vva、Vvb和Vvc。在一些情况下，一个或多个初始编程脉冲之后没有验证脉冲，因为不期望任何存储元件可能已达到最低编程状态(例如，A状态)。随后，在一些情况下，编程迭代可对A状态验证脉冲，然后是对A状态和B状态使用验证脉冲的编程迭代，然后是对B状态和C状态使用验证脉冲的编程迭代。
图7A描绘了多个堆叠管芯的一个实施方案。如图所示，多个堆叠管芯包括在竖直堆叠中交错的存储器阵列管芯701至703和CMOS管芯706至708。CMOS管芯706至708可包括用于控制使用存储器阵列管芯701至703执行的各种存储器操作的CMOS电路。CMOS管芯706包括控制器713，该控制器可包括用于将多个堆叠管芯内的一个或多个CMOS管芯分配给多个堆叠管芯内的一个或多个存储器阵列管芯的管芯映射控制器。在一个示例中，控制器713可与图2B中的管芯映射电路317对应。多个堆叠管芯中的每个管芯可经由竖直TSV总线712与多个堆叠管芯中的另一个管芯通信。竖直TSV总线712可包括跨越堆叠管芯的长度的可配置电连接，并且可包括穿过存储器阵列管芯701至703中的每个存储器阵列管芯的硅通孔。可配置电连接可利用纵横结构或基于晶体管的多路复用器。
CMOS管芯706可被倒装，使得其衬底定位在CMOS管芯706的互连层上方，然后定位在存储器阵列管芯702上方并与其连接。存储器阵列管芯和CMOS管芯中的一些管芯可利用与定位在CMOS管芯706的互连件上方的支持电路711的有源元件以及定位在存储器阵列管芯702的衬底709上方的存储器阵列710(例如，包括竖直NAND串)配对的倒装芯片。包括竖直TSV总线712的一部分的电连接可使用TSV从CMOS管芯706延伸穿过存储器阵列管芯702的衬底709。竖直TSV总线712的该部分可连接到CMOS管芯707的支持电路，这可随后使用另一个TSV从CMOS管芯707延伸穿过存储器阵列管芯703的衬底。尽管竖直TSV总线712被描绘为沿多个堆叠管芯的一侧延伸，但其他竖直TSV总线或电连接可延伸穿过堆叠管芯的中间部分。
图7B描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中正在执行存储器操作。存储器操作可包括读取操作、编程验证操作或编程操作。在这种情况下，已在存储器阵列管芯702和CMOS管芯706之间进行一对一配对。在一个示例中，CMOS管芯706可包括1024个感测放大器，这些感测放大器电连接到布置在存储器阵列管芯702上的列解码器；在这种情况下，存储器阵列管芯702可包括存储器阵列(例如，包括3D BiCS结构)以及用于选择存储器阵列的字线的行解码器和用于选择存储器阵列的位线的列解码器。在一些情况下，除了最后一级行解码器和最后一级列之外，存储器阵列管芯702可以不包括任何支持电路。在另一个示例中，CMOS管芯706可包括直接连接到存储器阵列管芯702内的位线的存储器阵列支持电路。从CMOS管芯706到存储器阵列管芯702的电连接可使用竖直TSV总线712进行配置或形成。在一些实施方案中，布置在多个堆叠管芯中的每个管芯上的另外电路可提供纵横结构或选择器网络，其中CMOS管芯706的感测放大器节点可电连接到存储器阵列管芯701至703中的一个存储器阵列管芯的列解码器节点。
在一些实施方案中，存储器阵列管芯702可提供“存储器内计算”系统，该系统经由字线驱动器电路和/或感测放大器电路的修改来执行逻辑操作(例如，AND、XOR等)。在这种情况下，代替将用户数据存储在存储器阵列管芯702的存储器单元内，存储器阵列管芯702内的存储器单元晶体管可与字线驱动器电路和/或感测放大器电路一起配置以执行逻辑操作。
图7C描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中在存储器阵列管芯702至703的存储器操作期间利用了第二竖直TSV总线713。在一个示例中，CMOS管芯706可在使用竖直TSV总线712的读取操作期间与存储器阵列管芯702配对，然后CMOS管芯706可在使用竖直TSV总线713的写入操作期间与存储器阵列管芯703配对。在这种情况下，竖直TSV总线713可将写入驱动器或编程电路连接到存储器阵列管芯703内的控制线，并且竖直TSV总线712可将感测放大器或读取电路连接到存储器阵列管芯702内的控制线。因此，位于CMOS管芯706上的存储器阵列支持电路可由存储器阵列管芯702至703分时共享。在可放宽读取或写入性能或者多个堆叠管芯内的其他CMOS管芯不可用的情况下，CMOS管芯706可由多个堆叠管芯内的存储器阵列管芯中的两个或更多个管芯分时共享。
图7D描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中使用存储器阵列管芯702正在执行存储器操作。如图所示，CMOS管芯706和CMOS管芯707两者已在存储器操作期间电连接到存储器阵列管芯702。存储器操作可包括读取操作、编程验证操作、擦除操作或编程操作。CMOS管芯706可经由竖直TSV总线712电连接到存储器阵列管芯702，并且CMOS管芯707可经由竖直TSV总线713电连接到存储器阵列管芯702。在这种情况下，可通过在存储器操作期间利用两个不同的CMOS管芯来提高存储器操作的读取或写入性能。为了提高读取性能，可增加电连接到存储器阵列管芯702的CMOS管芯的数量，并且因此增加用于确定存储器阵列管芯702内的存储器单元的数据状态的感测放大器的数量。在存储器操作期间分配给存储器阵列管芯702的CMOS管芯的数量的确定可通过布置在CMOS管芯706至708中的一个CMOS管芯上的映射电路或控制器来进行。
图7E描绘了多个堆叠管芯层在存储器操作期间的一个实施方案。如图所示，CMOS管芯层中的每个CMOS管芯层包括两个不同CMOS管芯。存储器阵列管芯703被布置在CMOS管芯708和728上方。CMOS管芯707和CMOS管芯727被布置在存储器阵列管芯703上方。存储器阵列管芯702被布置在CMOS管芯707和CMOS管芯727上方。CMOS管芯706和CMOS管芯726被布置在存储器阵列管芯702上方。存储器阵列管芯701被布置在CMOS管芯706和CMOS管芯726上方。在存储器操作期间，CMOS管芯706至707可经由竖直TSV总线723电连接到存储器阵列管芯702，并且CMOS管芯726至727可经由竖直TSV总线722电连接到存储器阵列管芯702。因此，来自四个CMOS管芯的存储器阵列支持电路可在存储器操作期间电连接到存储器阵列管芯702。在一些实施方案中，存储器操作可包括编程操作。在编程操作期间，CMOS管芯726至727可经由位于CMOS管芯726至727上的稳压器和电荷泵来生成编程电压，并且CMOS管芯706至707可为存储器阵列管芯702提供写入电路和数据缓冲。
图7F描绘了图7E中所描绘的多个堆叠管芯层在第二存储器操作期间的一个实施方案。第二存储器操作可在图7E所描绘的存储器操作之后执行。如图7F所示，在第二存储器操作期间，CMOS管芯706至708和726已电连接到存储器阵列管芯702。CMOS管芯706至708可经由竖直TSV总线723电连接到存储器阵列管芯702，并且CMOS管芯726可经由竖直TSV总线722电连接到存储器阵列管芯702。在这种情况下，用于具有CMOS管芯706和726的层的两个CMOS管芯已电连接到存储器阵列管芯702，同时来自具有CMOS管芯707和708的层的仅一个CMOS管芯已电连接到存储器阵列管芯702。每层的不相等管芯分配可经由竖直TSV总线722至723和多个堆叠管芯中的每个管芯内的对应纵横开关来进行。
图7G描绘了图7E中所描绘的多个堆叠管芯层在两个存储器操作期间的一个实施方案。如图所示，CMOS管芯706可在存储器阵列管芯702的第一存储器操作期间(例如，在存储器阵列管芯702的读取操作期间)与存储器阵列管芯702配对，并且CMOS管芯726可在存储器阵列管芯701的第二存储器操作期间(例如，在存储器阵列管芯701的写入操作期间)与存储器阵列管芯701配对。布置在CMOS管芯诸如CMOS管芯728上的映射电路或控制器可确定应并发地执行存储器阵列管芯702的第一存储器操作和存储器阵列管芯701的第二存储器操作，并且因此将一个CMOS管芯分配给存储器阵列管芯702并将另一个CMOS管芯分配给存储器阵列管芯701。
在另一个实施方案中，布置在多个堆叠管芯中的CMOS管芯上的映射电路或控制器可确定CMOS管芯706和CMOS管芯726应在存储器阵列管芯701与存储器阵列管芯702之间分时共享。在这种情况下，可在CMOS管芯706和CMOS管芯726两者电连接到存储器阵列管芯702时执行存储器阵列管芯702的第一存储器操作；随后，可在CMOS管芯706和CMOS726两者电连接到存储器阵列管芯701时执行存储器阵列管芯701的第二存储器操作。
图7H描绘了经由竖直TSV总线762彼此通信的多个堆叠管芯的一个实施方案。竖直TSV总线762可包括多个竖直TSV连接和开关晶体管，用于选择多个堆叠管芯中的哪个管芯电连接到多个竖直TSV连接。如图所示，多个堆叠管芯包括存储器阵列管芯751和754(例如，包括3D BiCS存储器阵列)、存储器缓冲区756(例如，包括DRAM)、专用硬件和CPU757、解码器和感测放大器752和755、以及电荷泵和稳压器753。映射电路或控制器可确定存储器缓冲区756以及电荷泵和稳压器753在存储器阵列管芯751的第一存储器操作期间(例如，在编程操作期间)将要电连接到存储器阵列管芯751，同时解码器和感测放大器755在存储器阵列管芯754的第二存储器操作期间(例如，在读取操作期间)电连接到存储器阵列管芯754。在这种情况下，多个堆叠管芯内的不同CMOS管芯可包括特定支持电路，诸如电荷泵和感测放大器。将电荷泵与感测放大器分离的一个技术原因是，电荷泵的布局面积可远大于感测放大器的布局面积，因此如果管芯也不需要使用电荷泵提供电压倍增，则可将更多数量的感测放大器布置在用于解码器和感测放大器755的专用管芯上。
在一些实施方案中，来自图7H所描绘的多个堆叠管芯内的一个或多个管芯的电子部件可合并成单个管芯。例如，存储器缓冲区756以及电荷泵和稳压器753可布置在单个管芯上或由单个管芯提供。专用硬件和CPU 757可包括用于加速特定应用域(例如ECC、压缩器等)的一个或多个专用核心和/或一个或多个轻型CPU。
图7I描绘了布置在CMOS管芯778下方的四个存储器阵列管芯772至775的一个实施方案。CMOS管芯778可包括四个TSV总线区域，包括竖直TSV总线782和竖直TSV总线783。竖直TSV总线的纵横开关(例如，晶体管)可布置在CMOS管芯778上。竖直TSV总线782可允许布置在CMOS管芯778上的存储器阵列支持电路电连接到存储器阵列管芯772或存储器阵列管芯773。竖直TSV总线783可允许布置在CMOS管芯778上的存储器阵列支持电路电连接到存储器阵列管芯772或存储器阵列管芯774。竖直TSV总线784可允许布置在CMOS管芯778上的存储器阵列支持电路电连接到存储器阵列管芯773或存储器阵列管芯775。在未示出的一些情况下，竖直TSV总线782可在具有存储器阵列管芯772至775的层下方延伸，以连接到布置在存储器阵列管芯772至775下方的另一个CMOS管芯。
图8A是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的一个实施方案。在一个实施方案中，图8A的过程可由控制电路(诸如图2A中描绘的控制电路310)来执行。在另一个实施方案中，图8A的过程可由一个或多个控制电路(诸如图1中的控制器120)来执行。图8A的过程也可使用布置在CMOS管芯(诸如图7B中的CMOS管芯706)上的控制器或状态机来执行。
在步骤802中，识别多个堆叠管芯中的存储器阵列管芯的存储器操作。多个堆叠管芯可与图7B至图7I中所描绘的多个堆叠管芯对应。多个堆叠管芯可包括一个或多个支持电路管芯和一个或多个存储器阵列管芯。一个或多个支持电路管芯可与图7B中的CMOS管芯706至708对应。存储器操作可包括读取操作、编程验证操作、擦除操作或编程操作。在一个示例中，可使用布置在多个堆叠管芯中的一个管芯上的控制器来识别存储器操作。在步骤804中，检测在存储器操作期间应使用多个堆叠管芯中的多于一个支持电路管芯以满足针对存储器操作的性能度量。在一个示例中，存储器操作可包括读取操作，并且性能度量可包括特定读取吞吐量或读取带宽。在另一个示例中，存储器操作可包括编程操作，并且性能度量可包括特定写入吞吐量或写入带宽。
在步骤806中，识别多个堆叠管芯中的第一支持电路管芯和多个堆叠管芯中的第二支持电路管芯。在这种情况下，映射电路或控制器可确定执行存储器操作需要至少两个支持电路管芯，使得性能度量得到满足。在一个示例中，第一支持电路管芯和第二支持电路管芯可布置在存储器阵列管芯上方。在另一个示例中，第一支持电路管芯可布置在存储器阵列管芯上方，并且第二支持电路管芯可布置在存储器阵列管芯下方。在步骤808中，竖直TSV总线被配置为将存储器阵列管芯电连接到第一支持电路管芯和第二支持电路管芯。在一个示例中，存储器阵列管芯可与图7D中的存储器阵列管芯702对应，第一支持电路管芯可与图7D中的CMOS管芯706对应，并且第二支持电路管芯可与图7D中的CMOS管芯707对应。在步骤810中，使用来自第一支持电路管芯和第二支持电路管芯的存储器阵列支持电路来执行存储器阵列管芯的存储器操作。存储器阵列支持电路可包括控制逻辑、页面寄存器、感测放大器、电荷泵、稳压器、解码器和带隙电压基准。存储器阵列管芯的存储器操作可包括读取操作，其中来自第一支持电路管芯和第二支持电路管芯两者的感测放大器电连接到位于存储器阵列管芯上的存储器阵列的位线。
在步骤812中，识别多个堆叠管芯中的第三支持电路管芯。在步骤814中，竖直TSV总线被配置为将存储器阵列管芯电连接到第一支持电路管芯、第二支持电路管芯和第三支持电路管芯。在一个示例中，存储器管芯可与图7F中的存储器阵列管芯702对应，第一支持电路管芯可与图7F中的CMOS管芯706对应，第二支持电路管芯可与图7F中的CMOS管芯707对应，并且第三支持电路管芯可与图7F中的CMOS管芯708对应。在步骤816中，可使用第一支持电路管芯、第二支持电路管芯和第三支持电路管芯来执行存储器阵列管芯的第二存储器操作。在一个实施方案中，存储器操作可包括读取操作，并且第二存储器操作可包括写入操作。在另一个实施方案中，存储器操作可包括具有第一读取带宽的读取操作，并且第二存储器操作可包括具有大于第一读取带宽的第二读取带宽的读取操作。在另一个实施方案中，存储器操作可包括具有第一编程带宽的编程操作，并且第二存储器操作可包括具有大于第一编程带宽的第二编程带宽的编程操作。
图8B是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的另一个实施方案。在一个实施方案中，图8B的过程可由控制电路(诸如图2A中描绘的控制电路310)来执行。在另一个实施方案中，图8B的过程可由一个或多个控制电路(诸如图1中的控制器120)来执行。在另一个实施方案中，图8B的过程可使用布置在CMOS管芯(诸如图7B中的CMOS管芯706)上的控制器或状态机来执行。
在步骤822中，识别多个堆叠管芯中的第一存储器阵列管芯的第一存储器操作。在步骤824中，识别多个堆叠管芯中的第二存储器阵列管芯的第二存储器操作。第一存储器操作可包括读取操作，并且第二存储器操作可包括编程操作。在步骤826中，检测多个堆叠管芯中的第一支持电路管芯应由第一存储器阵列管芯和第二存储器阵列管芯共享。在步骤828中，竖直TSV总线被配置为将第一存储器阵列管芯电连接到第一支持电路管芯。在步骤830中，使用来自第一支持电路管芯的存储器阵列支持电路(例如，感测放大器)来执行第一存储器阵列管芯的第一存储器操作。在步骤832中，竖直TSV总线被配置为将第二存储器阵列管芯电连接到第一支持电路管芯。在步骤834中，使用来自第一支持电路管芯的存储器阵列支持电路(例如，电荷泵)来执行第二存储器阵列管芯的第二存储器操作。在步骤836中，竖直TSV总线被配置为将第一存储器阵列管芯电连接到第一支持电路管芯。在步骤838中，使用位于第一支持电路管芯上的电路来执行第一存储器阵列管芯的第三存储器操作。因此，布置在一个或多个CMOS管芯上的支持电路可在多个堆叠管芯内的不同存储器阵列管芯之间分时共享。
图8C是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的另选实施方案。在一个实施方案中，图8C的过程可由控制电路(诸如图2A中描绘的控制电路310)来执行。在另一个实施方案中，图8C的过程可由一个或多个控制电路(诸如图1中的控制器120)来执行。在另一个实施方案中，图8C的过程可使用布置在CMOS管芯(诸如图7B中的CMOS管芯706)上的控制器或状态机来执行。
在步骤852中，识别多个堆叠管芯中的第一存储器阵列管芯的第一存储器操作。在步骤854中，识别多个堆叠管芯中的第二存储器阵列管芯的第二存储器操作。多个堆叠管芯可与图7B中所描绘的多个堆叠管芯对应。在步骤856中，针对第一存储器操作确定多个堆叠管芯中的第一组支持电路管芯。第一组支持电路管芯可包括一个或多个CMOS管芯。在步骤858中，针对第二存储器操作确定多个堆叠管芯中的第二组支持电路管芯。第二组支持电路管芯可包括一个或多个其他CMOS管芯。第一组支持电路管芯内的CMOS管芯的数量可大于、等于或小于第二组支持电路管芯内的CMOS管芯的数量。在步骤860中，第一组竖直TSV被配置为将第一存储器阵列管芯电连接到第一组支持电路管芯。第一组竖直TSV可与一组纵横开关或晶体管通信，该组纵横开关或晶体管可被设置为对到第一存储器阵列管芯的可重新配置电连接进行配置。在步骤862中，第二组竖直TSV被配置为将第二存储器阵列管芯电连接到第二组支持电路管芯。在步骤864中，使用第一组支持电路管芯来执行第一存储器阵列管芯的第一存储器操作，同时使用第二组支持电路管芯来执行第二存储器阵列管芯的第二存储器操作。在这种情况下，第一存储器操作和第二存储器操作可并发地执行或者可在时间上彼此重叠。
本发明所公开的技术的一个实施方案包括多个堆叠管芯，该多个堆叠管芯具有第一存储器阵列管芯和管芯映射控制电路。管芯映射控制电路被配置为识别第一存储器阵列管芯的第一存储器操作，并且针对第一存储器操作确定多个堆叠管芯中的第一组支持电路管芯。管芯映射控制电路被配置为对多个堆叠管芯内的可配置电连接进行配置，使得第一存储器阵列管芯电连接到第一组支持电路管芯内的存储器阵列支持电路并且导致使用第一组支持电路管芯内的存储器阵列支持电路来执行第一存储器阵列管芯的第一存储器操作。
本发明所公开的技术的一个实施方案包括：识别多个堆叠管芯中的第一存储器阵列管芯的第一存储器操作；识别多个堆叠管芯中的第二存储器阵列管芯的第二存储器操作；检测到多个堆叠管芯中的第一支持电路管芯应由第一存储器阵列管芯和第二存储器阵列管芯分时共享；设置可配置电连接，使得第一存储器阵列管芯内的存储器单元电连接到第一支持电路管芯内的存储器阵列支持电路；在第一存储器阵列管芯内的存储器单元电连接到第一支持电路管芯内的存储器阵列支持电路的同时，执行第一存储器阵列管芯的第一存储器操作；调节可配置电连接，使得第二存储器阵列管芯内的存储器单元电连接到第一支持电路管芯内的存储器阵列支持电路；以及在第二存储器阵列管芯内的存储器单元电连接到第一支持电路管芯内的存储器阵列支持电路的同时，执行第二存储器阵列管芯的第二存储器操作。
本发明所公开的技术的一个实施方案包括控制器和多个竖直堆叠管芯，该多个竖直堆叠管芯包括第一存储器阵列管芯和第一CMOS管芯。控制器可包括一个或多个控制电路。控制器被配置为检测将要使用第一存储器阵列管芯来执行第一存储器操作，并且响应于检测到将要使用第一存储器阵列管芯来执行第一存储器操作而识别第一CMOS管芯。控制器被配置为导致布置在第一CMOS管芯上的存储器单元感测电路电连接到布置在第一存储器阵列管芯上的一个或多个存储器单元。控制器被配置为在第一存储器操作期间，导致使用布置在第一CMOS管芯上的存储器单元感测电路来感测与布置在第一存储器阵列管芯上的一个或多个存储器单元相关联的存储器单元电流。
出于本文的目的，如果零个、一个或多个中间层在第一层和第二层之间，则第一层可以在第二层之上或上方。
出于本文的目的，应当注意，附图中描绘的各种特征的尺寸不一定按比例绘制。
出于本文的目的，说明书中对“实施方案(an embodiment)”、“一个实施方案(oneembodiment)”、“一些实施方案(some embodiments)”或“另一实施方案(anotherembodiment)”的引用可用于描述不同的实施方案，并且不一定指相同的实施方案。
出于本文的目的，连接可以是直接连接或间接连接(例如，通过另一部分)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。
如果两个设备是直接连接或间接连接的，则两个设备可以是“通信”的，使得它们能够在它们之间进行电子信号通信。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中定义的主题不一定限于上述特定特征或动作。相反，上面描述的特定特征和动作被公开作为实现权利要求的示例形式。

Claims (20)

1.一种装置，包括：
多个堆叠管芯，所述多个堆叠管芯包括第一存储器阵列管芯；和
管芯映射控制电路，所述管芯映射控制电路被配置为识别所述第一存储器阵列管芯的第一存储器操作并且针对所述第一存储器操作确定所述多个堆叠管芯中的第一组支持电路管芯，所述管芯映射控制电路被配置为设置所述多个堆叠管芯内的可配置电连接，使得所述第一存储器阵列管芯电连接到所述第一组支持电路管芯内的存储器阵列支持电路并且导致使用所述第一组支持电路管芯内的所述存储器阵列支持电路来执行所述第一存储器阵列管芯的所述第一存储器操作。
2.根据权利要求1所述的装置，其中：
所述第一组支持电路管芯内的所述存储器阵列支持电路包括用于感测与所述第一存储器阵列管芯内的存储器单元相关联的存储器单元电流的感测电路。
3.根据权利要求1所述的装置，其中：
所述管芯映射控制电路被配置为检测在所述第一存储器操作期间应使用所述多个堆叠管芯中的多于一个支持电路管芯以满足所述第一存储器操作的性能度量，并且响应于检测到在所述第一存储器操作期间应使用多于一个支持电路管芯而确定所述第一组支持电路管芯。
4.根据权利要求3所述的装置，其中：
所述第一组支持电路管芯包括两个支持电路管芯。
5.根据权利要求3所述的装置，其中：
所述第一存储器操作的所述性能度量包括满足至少特定读取带宽。
6.根据权利要求1所述的装置，其中：
所述第一存储器操作包括读取操作。
7.根据权利要求1所述的装置，其中：
所述管芯映射控制电路布置在所述第一组支持电路管芯中的一个支持电路管芯上。
8.根据权利要求1所述的装置，其中：
所述管芯映射控制电路被配置为识别所述多个堆叠管芯中的第二存储器阵列管芯的第二存储器操作，并且针对所述第二存储器操作确定所述多个堆叠管芯中的第二组支持电路管芯。
9.根据权利要求7所述的装置，其中：
所述管芯映射控制电路被配置为导致使用所述第二组支持电路管芯内的存储器阵列支持电路来执行所述第二存储器阵列管芯的所述第二存储器操作，所述第二存储器阵列管芯的所述第二存储器操作和所述第一存储器阵列管芯的所述第一存储器操作并发地执行。
10.根据权利要求1所述的装置，其中：
所述第一存储器阵列管芯包括竖直NAND串。
11.一种方法，包括：
识别多个堆叠管芯中的第一存储器阵列管芯的第一存储器操作；
识别所述多个堆叠管芯中的第二存储器阵列管芯的第二存储器操作；
检测所述多个堆叠管芯中的第一支持电路管芯应由所述第一存储器阵列管芯和所述第二存储器阵列管芯分时共享；
设置可配置电连接，使得所述第一存储器阵列管芯内的存储器单元电连接到所述第一支持电路管芯内的存储器阵列支持电路；
在所述第一存储器阵列管芯内的所述存储器单元电连接到所述第一支持电路管芯内的所述存储器阵列支持电路的同时，执行所述第一存储器阵列管芯的所述第一存储器操作；
调节所述可配置电连接，使得所述第二存储器阵列管芯内的存储器单元电连接到所述第一支持电路管芯内的所述存储器阵列支持电路；以及
在所述第二存储器阵列管芯内的所述存储器单元电连接到所述第一支持电路管芯内的所述存储器阵列支持电路的同时，执行所述第二存储器阵列管芯的所述第二存储器操作。
12.根据权利要求11所述的方法，其中：
对所述可配置电连接进行的所述设置导致所述第一支持电路管芯内的感测电路电连接到所述第一存储器阵列管芯内的所述存储器单元。
13.根据权利要求11所述的方法，其中：
对所述可配置电连接进行的所述设置包括设置位于所述多个堆叠管芯中的一个或多个管芯内的纵横开关。
14.根据权利要求11所述的方法，其中：
所述第一存储器操作包括读取操作。
15.根据权利要求14所述的方法，其中：
所述第二存储器操作包括编程操作。
16.根据权利要求11所述的方法，其中：
所述第一存储器阵列管芯包括竖直NAND串。
17.一种装置，包括：
多个竖直堆叠管芯，所述多个竖直堆叠管芯包括第一存储器阵列管芯和第一CMOS管芯；和
控制电路，所述控制电路被配置为检测将要使用所述第一存储器阵列管芯来执行第一存储器操作并且响应于检测到将要使用所述第一存储器阵列管芯来执行所述第一存储器操作而识别所述第一CMOS管芯，所述控制电路被配置为导致布置在所述第一CMOS管芯上的存储器单元感测电路电连接到布置在所述第一存储器阵列管芯上的一个或多个存储器单元，所述控制电路被配置为导致在所述第一存储器操作期间使用布置在所述第一CMOS管芯上的所述存储器单元感测电路来感测与布置在所述第一存储器阵列管芯上的所述一个或多个存储器单元相关联的存储器单元电流。
18.根据权利要求17所述的装置，其中：
所述存储器单元感测电路包括感测放大器。
19.根据权利要求17所述的装置，其中：
所述第一存储器操作包括读取操作。
20.根据权利要求17所述的装置，其中：
所述控制电路布置在所述第一CMOS管芯上。
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