CN110010601A - 具有用于可编程结构和可编程结构支持电路的单独管芯的集成电路器件 - Google Patents

具有用于可编程结构和可编程结构支持电路的单独管芯的集成电路器件 Download PDF

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CN110010601A
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circuit die
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die
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R.P.古塔拉
A.R.达苏
S.R.阿特萨特
S.J.韦伯
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Original Assignee
Intel Corp
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Abstract

提供了一种集成电路器件，其具有用于可编程逻辑结构和用以操作该可编程逻辑结构的电路的单独管芯。第一集成电路管芯可以包括现场可编程门阵列结构。第二集成电路管芯可以被耦合到该第一集成电路管芯。该第二集成电路管芯可以包括操作第一集成电路管芯的现场可编程门阵列结构的结构支持电路。

Description

具有用于可编程结构和可编程结构支持电路的单独管芯的集 成电路器件
背景技术
本公开涉及一种集成电路，其包括包含可编程逻辑结构的第一管芯和包含用于操作该可编程逻辑结构的支持电路的第二管芯。
该部分意图向读者介绍可能与下面描述和/或要求保护的本公开的各种方面有关的技术的各种方面。相信本讨论有助于向读者提供背景信息以便于更好地理解本公开的各种方面。因此，可以理解的是，将从这个角度而不是作为现有技术的许可来阅读这些陈述。
可编程逻辑器件是可以被编程以实行各种各样的操作的一类集成电路。可编程逻辑器件可以包括由被称作配置随机存取存储器（CRAM）的一种形式的存储器编程的可编程逻辑元件。因此，为了将电路设计编程到可编程逻辑器件中，可以将电路设计编译成比特流并且编程到CRAM单元中。被编程到CRAM单元中的值定义了可编程逻辑器件的可编程逻辑元件的操作。
可编程逻辑器件的高度灵活的性质使它们极好地适合于加速许多计算任务。因此，可编程逻辑器件越来越多地被用作用于机器学习、视频处理、语音识别、图像识别以及许多其他高度专业化的任务尤其是在运行在处理器上的软件中太慢或效率太低的那些的加速器。此外，在被称作部分重新配置的过程中，可以按请求将定义了特定加速器功能的比特流编程到可编程逻辑器件中。然而，即使这样也花费一些时间来实行。尽管部分重新配置可以非常快地发生（大约几毫秒），但是一些任务可能要求甚至更快的计算（大约几微秒或更快）。
附图说明
在阅读以下详细描述并且在参考附图时，可以更好地理解本公开的各种方面，在附图中：
图1是根据实施例的利用电路设计进行编程的可编程逻辑器件的框图；
图2是根据实施例的包括其中结构管芯（fabric die）与基部管芯（base die）垂直堆叠的可编程逻辑器件的封装的框图；
图3是根据实施例的可编程逻辑器件的示例逻辑布置的框图；
图4是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构，该基部管芯主要包含操作可编程逻辑结构的非结构电路；
图5是根据实施例的结构管芯的示例拓扑结构的框图；
图6是根据实施例的基部管芯的示例拓扑结构的框图；
图7是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构，该基部管芯包含控制可编程逻辑结构的结构控制电路；
图8是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构，该基部管芯包含用于可编程逻辑结构的功率和热电路；
图9是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构，该基部管芯包含用于可编程逻辑结构的存储器电路；
图10是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构，该基部管芯包含用于可编程逻辑结构的输入/输出（I/O）电路；
图11是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构，该基部管芯包含用于可编程逻辑结构的计时电路；
图12是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构，该基部管芯包含用于可编程逻辑结构的处理电路；
图13是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构，该基部管芯包含用于可编程逻辑结构的数学处理电路；
图14是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含数字电路，该基部管芯包含数字和模拟电路；
图15是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含数字和模拟电路，该基部管芯包含数字和模拟电路；
图16是示出了根据实施例的可编程逻辑器件的结构管芯和可编程逻辑器件的基部管芯的框图，该结构管芯包含可编程逻辑结构电路，该基部管芯包含用于可编程逻辑结构电路的片上网络；
图17是示出了根据实施例的结构管芯的扇区与基部管芯的扇区之间的垂直对齐的框图；
图18是示出了根据实施例的结构管芯的可变大小的扇区与基部管芯的对应大小的扇区之间的垂直对齐的框图；
图19是示出了根据实施例的结构管芯的第一数量扇区与基部管芯的不同数量扇区之间的垂直对齐的框图；
图20是根据实施例的基部管芯的扇区对齐存储器的示意性框图，该扇区对齐存储器可以支持对结构管芯的对应扇区的快速配置和/或高速缓存；
图21是根据实施例的用以与基部管芯的扇区对齐存储器对接的结构管芯的存储器接口的框图；
图22是根据实施例的包括其中结构管芯与基部管芯堆叠的可编程逻辑器件的另一封装的框图；
图23是根据实施例的包括其中结构管芯和基部管芯经由硅桥进行连接的可编程逻辑器件的封装的框图；
图24是根据实施例的包括其中结构管芯和基部管芯经由非活动中介层（interposer）进行连接的可编程逻辑器件的封装的框图；
图25是根据实施例的包括其中结构管芯与两个基部管芯堆叠的可编程逻辑器件的另一封装的框图；
图26是根据实施例的包括可编程逻辑器件的封装的框图，该可编程逻辑器件包括微通道集成散热片（MC-IHS）；
图27是根据实施例的用于制造可编程逻辑器件的方法的流程图；以及
图28是根据实施例的包括可编程逻辑器件的数据处理系统的框图。
具体实施方式
下面将描述一个或多个具体实施例。为了提供这些实施例的简明描述，并未在说明书中描述实际实现方式的全部特征。可以领会的是，在任何这样的实际实现方式的开发中（如在任何工程或设计项目中），必须做出众多实现方式特定的决策以实现开发者的具体目标，诸如遵守系统相关和业务相关的约束，该约束可能逐实现方式而变化。此外，可以领会的是，这样的开发努力可能是复杂且耗时的，但是无论如何对于具有本公开的益处的普通技术人员来说是设计、制造和加工的例行任务。
在介绍本公开的各种实施例的元件时，冠词“一”，“一个”和“该”意图意味着存在一个或多个元件。术语“包括”、“包含”和“具有”意图是包括的，并且意味着可能存在除所列元件之外的附加元件。附加地，应当理解的是，对本公开的“一个实施例”或“实施例”的引用并不意图被解释为排除也结合了所记载特征的附加实施例的存在。此外，短语A“基于”B意图意味着A至少部分地基于B。此外，除非另行明确陈述的，术语“或者”意图是包括的（例如，逻辑的OR）而不是排他的（例如，逻辑的XOR）。换言之，短语A“或者”B意图意味着A、B或A和B两者。
可编程逻辑器件的高度灵活的性质使它们极好地适合于加速许多计算任务。因此，可编程逻辑器件越来越多地被用作用于机器学习、视频处理、语音识别、图像识别以及许多其他高度专业化的任务尤其是在运行在处理器上的软件中太慢或效率太低的那些的加速器。此外，在被称作部分重新配置的过程中，可以按请求将定义特定加速器功能的比特流编程到可编程逻辑器件中。
为了增加在可编程逻辑器件上可以发生配置（包括部分重新配置）的速度，以及为了更好地控制功耗、减少加工成本以及其他的，本公开描述了采用由至少两个单独管芯组成的可编程逻辑器件的系统和方法。可编程逻辑器件可以包括主要包含可编程逻辑结构的第一管芯，以及包含用以支持可编程逻辑结构的操作的结构支持电路的第二管芯。实际上，第二管芯可以包含可以操作可编程逻辑结构的至少一些结构支持电路（例如，第二管芯的结构支持电路可能对于第一管芯的可编程逻辑结构的操作是至关重要的）。因此，结构支持电路可以包括器件控制器（有时被称为安全器件管理器（SDM））、扇区控制器（有时被称为本地扇区管理器（LSM））、片上网络（NOC）、片上配置网络（CNOC）、数据路由电路、被用来对配置程序（比特流）或数据进行存储和/或高速缓存的本地（例如，扇区化或扇区对齐）存储器、被用来对可编程逻辑结构进行编程的存储器控制器、用于可编程逻辑结构的输入/输出（I/O）接口或模块、外部存储器接口（例如，用于高带宽存储器（HBM）器件）、嵌入式处理器（例如，加利福尼亚州圣克拉拉的英特尔公司的嵌入式Intel® Xeon®处理器）或用以连接到处理器的接口（例如，对加利福尼亚州圣克拉拉的英特尔公司的Intel® Xeon®处理器的接口）、电压控制电路、热监控电路、去耦电容器、功率钳或静电放电电路以及其他的，仅列举可能存在于第二管芯上的几个电路元件。实际上，在一些实施例中，第一管芯可以完全或几乎完全包含可编程逻辑结构，并且第二管芯可以包含控制可编程逻辑结构的全部或几乎全部结构支持电路。
通过分离可编程逻辑结构中的至少一些和结构支持电路中的至少一些，可以更快速或更有效地编程或操作可编程逻辑结构。实际上，包含可编程逻辑结构的第一管芯可能不包含与将包含可编程逻辑结构和结构支持电路两者的单个管芯那么多的结构支持电路。这可以允许第一管芯利用可编程逻辑结构而更加密集。此外，在一些情况下，第一管芯和第二管芯可以垂直堆叠并且经由有效连接（诸如经由微凸起）彼此连接，这可以允许可编程逻辑结构与结构支持电路之间的并行连接，从而进一步增加了配置和/或操作可编程逻辑结构的速度。此外，在一些情况下，可以将配置程序（例如，比特流）高速缓存到第二管芯的结构支持电路中的扇区对齐存储器中。这可以通过使用被高速缓存的配置来配置可编程逻辑结构以允许快速的部分重新配置。还可以以更大的量来对数据进行高速缓存或存储以由可编程逻辑结构使用。
考虑到这一点，图1图示了可以采用可重新配置可编程逻辑器件12的系统10的框图，该可重新配置可编程逻辑器件12具有用于可编程逻辑结构和结构支持电路的单独管芯。设计者可以在集成电路上实现电路设计功能性，该集成电路诸如例如现场可编程门阵列（FPGA）之类的可重新配置可编程逻辑器件12。设计者可以使用设计软件14（诸如加利福尼亚州圣克拉拉的英特尔公司的一个版本的Intel® Quartus®）来实现要被编程到可编程逻辑器件12上的电路设计。设计软件14可以使用编译器16来生成对可编程逻辑器件12进行编程的低级电路设计程序（比特流）18，该低级电路设计程序有时被称为程序对象文件和/或配置程序。因此，编译器16可以向可编程逻辑器件12提供表示电路设计的机器可读指令。例如，可编程逻辑器件12可以接收一个或多个程序（比特流）18，其描述应该被存储在可编程逻辑器件12中的硬件实现方式。可以将程序（比特流）18作为配置程序20而编程到可编程逻辑器件12中。在一些情况下，配置程序可以表示用以针对机器学习、视频处理、语音识别、图像识别或其他高度专业化任务而实行的加速器功能。
可编程逻辑器件12可以表示包括具有两个单独集成电路管芯的可编程逻辑器件的任何集成电路器件，其中可编程逻辑结构中的至少一些与操作可编程逻辑结构的结构支持电路中的至少一些分离。在图2中示出了可编程逻辑器件12的一个示例，但是在下面进一步描述了许多其他示例，并且应当理解的是，本公开意图涵盖任何适合的可编程逻辑器件12，其中可编程逻辑结构和结构支持电路被至少部分地分离在不同集成电路管芯上。实际上，在图2的示例中，可编程逻辑器件12包括经由微凸起26彼此连接的结构管芯22和基部管芯24。尽管结构管芯22和基部管芯24在图2中以一对一的关系出现，但是可以使用其他关系。例如，单个基部管芯24可以附接到若干个结构管芯22，或者若干个基部管芯24可以附接到单个结构管芯22，或者若干个基部管芯24可以附接到若干个结构管芯22（例如，沿着x-和/或y-方向以交错的模式）。外围电路28可以附接到基部管芯24、嵌入到基部管芯24内和/或设置在基部管芯24的顶部上，并且散热片30可以被用来减少可编程逻辑器件12上的热的积累。如描画的，散热片30可以出现在封装的上方和/或下方（例如，作为双面热沉）。基部管芯24可以经由C4凸起34附接到封装衬底32。在图2的示例中，两对结构管芯22和基部管芯24被示出经由硅桥36（例如，嵌入式多管芯互连桥（EMIB））和在硅桥接口39处的微凸起38彼此通信地连接。
以组合的形式，结构管芯22和基部管芯24可以作为诸如现场可编程门阵列（FPGA）之类的可编程逻辑器件进行操作。例如，结构管芯22和基部管芯24可以作为FPGA 40以组合的形式进行操作，如在图3中示出的。应当理解的是，当结构管芯22和基部管芯24两者以组合的形式进行操作时，在图3中示出的FPGA 40意图表示电路的类型和/或可编程逻辑器件的逻辑布置。换言之，可以在结构管芯22中找到在图3中示出的FPGA 40的电路中的一些，并且可以在基部管芯24中找到在图3中示出的FPGA 40的电路中的一些。此外，出于本示例的目的，FPGA 40被称为FPGA，但是应当理解的是，该器件可以是任何适合类型的可编程逻辑器件（例如，专用集成电路和/或专用标准产品）。
在图3的示例中，FPGA 40可以包括收发器电路（HSSI）44，以用于驱散FPGA 40的信号以及用于接收来自其他器件的信号。收发器电路（HSSI）可以是结构管芯22、基部管芯24或完全分离的管芯的部分。互连源46可以被用来通过FPGA 40路由诸如时钟或数据信号之类的信号。图3的FPGA 40被示出为被扇区化，这意味着可编程逻辑源可以通过许多分立的可编程逻辑扇区48而进行分布。每一个可编程逻辑扇区48可以包括许多可编程逻辑元件50，该可编程逻辑元件50具有由配置存储器52（例如，配置随机存取存储器（CRAM））定义的操作。可编程逻辑元件50可以包括组合的或顺序的逻辑电路。例如，可编程逻辑元件50可以包括查找表、寄存器、多路复用器、路由线等。设计者可以对可编程逻辑元件50进行编程以实行各种各样期望的功能。电源54可以向配电网络（PDN）56提供电压和电流源，该配电网络56将电力分配给FPGA 40的各种组件。操作FPGA 40的电路使得从配电网络56中提取电力。
在FPGA 40上可以存在任何适合数量的可编程逻辑扇区48。实际上，虽然此处示出了29个可编程逻辑扇区48，但是应当领会的是，在实际实现方式中可以出现更多或更少个（例如，在一些情况下，大约50、100或1000个扇区或更多个）。每一个可编程逻辑扇区48可以包括控制可编程逻辑扇区48的操作的扇区控制器（SC）58。每一个扇区控制器58可以与器件控制器（DC）60通信。每一个扇区控制器58可以接受来自器件控制器60的命令和数据，并且可以基于来自器件控制器60的控制信号从其配置存储器52读取数据并且将数据写入到其配置存储器52中。除了这些操作之外，扇区控制器58和/或器件控制器60可以被扩充有许多附加的能力。这样的能力可以包括协调本地结构存储器（例如，被用于数据存储的本地结构存储器或CRAM）与关联于该特定可编程逻辑扇区48的扇区对齐存储器之间的存储器事务、解密配置程序（比特流）18以及对读取和写入进行本地排序以在配置存储器52上实现错误检测和校正，并且对测试控制信号进行排序以实现各种测试模式。
扇区控制器58和器件控制器60可以被实现为状态机和/或处理器。例如，扇区控制器58或器件控制器60的每一个操作可以被实现为在包含控制程序的存储器中的单独例程。该控制程序存储器可以安装在只读存储器（ROM）中或者存储在诸如随机存取存储器（RAM）之类的可写存储器中。ROM可以具有的大小比将被用来存储每一个例程的仅一个拷贝的大小更大。这可以允许每一个例程具有多个变体，这取决于本地控制器可以被放置到其中的“模式”。当控制程序存储器被实现为随机存取存储器（RAM）时，可以利用新例程来写RAM，以将新的操作和功能性实现到可编程逻辑扇区48中。这可以以有效且易于理解的方式来提供可用的可扩展性。这可能是有用的，因为新的命令可能以器件控制器60与扇区控制器58之间的仅少量通信的代价而在扇区内引起大量本地活动。
因此，每一个扇区控制器58可以与器件控制器60通信，该器件控制器60可以协调扇区控制器58的操作并且传达从FPGA器件40外部发起的命令。为了支持该通信，互连源46可以充当器件控制器60与每一个扇区控制器58之间的网络。互连源可以支持器件控制器60和每一个扇区控制器58之间的各种各样的信号。在一个示例中，可以作为通信包来传输这些信号。
FPGA 40可以是电编程的。利用电编程布置，可编程元件50可以包括一个或多个逻辑元件（导线、栅极、寄存器等）。例如，在编程期间，使用引脚44和输入/输出电路42将配置数据加载到配置存储器52中。在一个示例中，配置存储器52可以被实现为配置随机存取存储器（CRAM）单元。在本文中描述的基于RAM技术的配置存储器52的使用意图仅是一个示例。此外，配置存储器52可以遍及FPGA 40的各种可编程逻辑扇区48进行分布（例如，作为RAM单元）。配置存储器52可以提供对应的静态控制输出信号，其控制相关联的可编程逻辑元件50或互连源46的可编程组件的状态。配置存储器52的输出信号可以被应用于金属氧化物半导体（MOS）晶体管的栅极，其控制可编程逻辑元件50或互连源46的可编程组件的状态。
如上文陈述的，在图3中示出的FPGA 40的逻辑布置可以由结构管芯22和基部管芯24的组合得到。可以以任何适合的方式划分结构管芯22和基部管芯24的电路。在一个示例中，在图4中以框图形式中示出的，结构管芯22主要包含诸如可编程逻辑元件50和配置存储器52之类的可编程逻辑结构源。在一些情况下，这也可能需要某些结构控制电路，诸如扇区控制器（SC）58或器件控制器（DC）60。基部管芯24可以包括用以操作可编程逻辑元件50和配置存储器52的支持电路。在此示出的，基部管芯24包括扇区1支持电路70A和扇区2支持电路70B，以支持结构管芯22的可编程逻辑元件50和配置存储器52的两个对应扇区。基部管芯24还可以包括用于结构管芯22的其他扇区的支持电路。
结构管芯22和基部管芯24可以共同保持可以包含可编程逻辑器件12的任何适合的电路。因此，在一个示例中，结构管芯22可以主要包括诸如可编程逻辑元件50和配置存储器52之类的可编程逻辑结构源，并且基部管芯24可以包括除可编程逻辑元件50和配置存储器52之外的电路。这些电路元件可以包括器件控制器（DC）60、扇区控制器（SC）58、片上网络（NOC）、片上配置网络（CNOC）、数据路由电路、被用来对配置程序（比特流）或数据进行存储和/或高速缓存的扇区对齐存储器、被用来对可编程逻辑结构进行编程的存储器控制器、用于可编程逻辑结构的输入/输出（I/O）接口或模块、外部存储器接口（例如，用于高带宽存储器（HBM）器件）、嵌入式处理器（例如，加利福尼亚州圣克拉拉的英特尔公司的嵌入式Intel® Xeon®处理器）或用以连接到处理器的接口（例如，对加利福尼亚州圣克拉拉的英特尔公司的Intel® Xeon®处理器的接口）、电压控制电路、热监控电路、去耦电容器、功率钳和/或静电放电电路（ESD）以及其他的，仅列举可能存在于基部管芯24上的几个元件。应当理解的是，可以是基部管芯24的结构支持电路的部分的这些元件中的一些可以附加地或替换地是结构管芯22的一部分。例如，器件控制器（DC）60和/或扇区控制器（SC）58可以是结构管芯22的部分。
在图5中示出了结构管芯22的一种物理布置。结构管芯22可以包含结构扇区80的阵列，该结构扇区80包括结构源82（例如，由CRAM编程的可编程元件和/或诸如扇区控制器（SC）58或器件控制器（DC）60之类的某些结构控制电路）以及接口电路84。接口电路84可以包括数据路由和/或时钟源，并且可以包含微凸起（ubump）接口以连接到基部管芯24。
图6提供了基部管芯24的互补布置。基部管芯24可以表示具有由外围电路28和硅桥接口39包围的若干个扇区90的有源中介层。每一个扇区90可以包括各种各样的结构支持电路，诸如扇区对齐存储器92、存储器控制电路94、非用户输入控制电路96、非用户输出控制电路98、诸如全集成电压调节器（FIVR）100之类的电压调节器、一个或多个热传感器102、数据和配置路由器104，和/或数据路径106和配置路径108。存储器控制电路94可以被用来对扇区对齐存储器92、结构管芯22的CRAM或其两者进行编程。非用户输入控制电路96和非用户输出控制电路98可以允许扇区90的电路交换数据和/或控制信号（例如，经由可配置数据路由片上网络（NOC）或片上配置网络（CNOC））。在一个示例中，非用户输入控制电路96和非用户输出控制电路98可以作为针对对应的结构扇区80的扇区控制器（SC）58进行操作（如在图5中示出的）。FIVR 100和一个或多个热传感器102可以被用来向对应的结构扇区80提供期望的电压（如在图5中示出的），从而使得能够选择性地按比例放大或缩小或移除电压，这取决于功率和热规格（例如，至少部分地基于如由热传感器102测量的温度和/或根据动态电压和频率缩放（DVFS）方案）。即使热传感器102与可编程逻辑结构元件的管芯处于分离的管芯中，当基部管芯24如在该示例中那样直接邻近结构管芯22时，由基部管芯24中的热传感器102测量的温度可以足够好地对应于结构管芯22以允许基于温度的操作（例如，关闭对应的结构扇区80的电力以防止永久拒绝服务（PDOS）条件）。
虽然在图5和6中示出的物理布置表示结构管芯22与基部管芯24之间的可编程逻辑器件电路的划分的一个示例，但是存在许多适合的布置。例如，如在图7中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的结构源，并且基部管芯24可以包含诸如扇区控制器58（例如，第一扇区控制器（SC 1）58A和第二扇区控制器（SC2）58B）和器件控制器60之类的控制电路。所描绘的源可以表示或可以被包含在上文提到的扇区90中。没有在图7中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
在另一示例中，在图8中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的结构源，并且基部管芯24可以包含功率和热电路（例如，扇区1功率和热电路110A以及扇区2功率和热电路110B），该功率和热电路可以包含电压调节器、热传感器等等。所描绘的源可以表示或者可以被包含在上文提到的扇区90中。没有在图8中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
在另一示例中，在图9中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的结构源，并且基部管芯24可以包含存储器源。作为示例，存储器源被示为扇区1本地存储器120A和扇区2本地存储器120B，并且可以包括存储器控制器（例如，在图6中示出的存储器控制器94）和/或扇区对齐存储器（例如，在图6中示出的扇区对齐存储器92）。所描绘的基部管芯24的源可以表示或者可以被包含在上文提到的扇区90中。没有在图9中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
在另一示例中，在图10中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的结构源，并且基部管芯24可以包含输入/输出（I/O）源。作为示例，I/O源被示为扇区1输入/输出电路130A和扇区2输入/输出电路130B，并且可以包括任何适合的I/O电路。I/O电路可以表示I/O库（bank）（例如，被用在Intel®可编程逻辑器件中的IO48模块）。在一些情况下，I/O电路可以包括模拟收发器电路。所描绘的基部管芯24的源可以表示或者可以被包含在上文提到的扇区90中。没有在图10中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
在另一示例中，在图11中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的结构源，并且基部管芯24可以包含结构时钟源。作为示例，结构时钟源被示为扇区1时钟网络电路140A和扇区2时钟网络电路140B，并且可以包括任何适合的时钟生成和/或分配电路（例如，锁相环（PLL）、固定时钟树、可配置时钟树等等）。所描绘的基部管芯24的源可以表示或者可以被包含在上文提到的扇区90中。没有在图11中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
在另一示例中，在图12中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的结构源，并且基部管芯24可以包含处理器源。作为示例，处理器源被示为结构处理器接口150和嵌入式处理器152。结构处理器接口150可以将结构管芯22的结构源连接到嵌入式处理器152。嵌入式处理器152可以表示例如Intel® Xeon®处理器或诸如高级RISC机器（ARM）处理器之类的精简指令处理器。所描绘的基部管芯24的源可以表示或者可以被包含在上文提到的扇区90中。没有在图12中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
在另一示例中，在图13中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52（例如，在逻辑阵列块（LAB）中）之类的结构源，并且基部管芯24可以包含（固定的或可编程的）数学源。作为示例，数学源被示为扇区1数字信号处理（DSP）块160A和扇区1数字信号处理（DSP）块160B。在该示例中，可以将诸如乘法器、加法器、累加器、分频器等等的数学元件设置在基部管芯24中，使得结构管芯22主要由包含可编程逻辑元件50和相关联的配置存储器52的LAB填入。所描绘的基部管芯24的源可以表示或者可以被包含在上文提到的扇区90中。没有在图13中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
在另一示例中，在图14中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的数字电路，但是可以包含相对较少或不包含模拟电路。替代地，可以在基部管芯24上找到诸如锁相环（PLL）170和模拟接口（例如，模拟接口桥接电路（IB）172）之类的模拟电路以及对应的控制电路174。因为结构管芯22可以基本上只包含数字电路，所以结构管芯22可以比基部管芯24更快地被更新到较新的光刻工艺。当新的光刻技术变得可用时，这可以允许结构管芯22被快速地缩放成包括更高密度的可编程逻辑元件50和相关联的配置存储器52。同时，基部管芯24可以以不同速率或在不同时间线上被更新到较新的光刻工艺。所描绘的基部管芯24的源可以表示或者可以被包含在上文提到的扇区90中。没有在图14中示出的其他模拟可编程逻辑器件元件可以被包含在基部管芯24中，而没有在图14中示出的其他数字可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
如在图15中示出的，结构管芯22和基部管芯24两者都可以包含数字和模拟电路。结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的可编程结构，以及一些模拟电路。例如，结构管芯22和基部管芯24两者都可以包括诸如锁相环（PLL）170之类的某种模拟电路。可以在基部管芯24上发现诸如模拟接口（例如，模拟接口桥接电路（IB）172）之类的模拟电路以及对应的控制电路174。所描绘的基部管芯24的源可以表示或者可以被包含在上文提到的扇区90中。没有在图15中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
在另一示例中，在图16中示出的，结构管芯22可以包含诸如可编程逻辑元件50和相关联的配置存储器52之类的结构源，并且基部管芯24可以包含用于在可编程逻辑器件12的不同结构扇区80之内、其之间或向其传送配置数据或其他数据的联网源。例如，基部管芯24可以包括路由器104和数据路径106和/或配置路径108。这些可以表示片上网络（NOC）和/或片上配置网络（CNOC），其可以被用来在结构扇区80内、其之间或向其传送配置数据或其他数据。所描绘的基部管芯24的源可以表示或者可以被包含在上文提到的扇区90中。没有在图16中示出的其他可编程逻辑器件元件可以被包含在结构管芯22、基部管芯24或其两者中。
为了便于有效通信，结构管芯22和基部管芯24可以是垂直地扇区对齐的。在一个示例中，在图17中示出的，结构管芯22的结构扇区80可以与基部管芯24的扇区90垂直对齐（即，可以在z方向上对接）。此外，结构管芯22的结构扇区80可以具有与基部管芯24的扇区90基本相同的面积（即，可以在x方向和y方向上占据基本相同的距离）。因此，如在图17中示出的，第一扇区90A可以与第一结构扇区80A垂直对齐，并且第二扇区90B可以与第二结构扇区80B垂直对齐。应当注意的是，基部管芯24还可以包括在结构管芯22之外的面积中的附加电路（没有在图17中示出）。
在一些情况下，结构扇区80和扇区90可以不占据相同量的面积。事实上，如在图18中示出的，第一扇区90A可以大于第二扇区90B或第三扇区90C，并且第三扇区90C可以大于第二扇区90B。对应的结构扇区80A、80B和80C可以占据与相应扇区90A、90B和90C相同的面积，并且与相应扇区90A、90B和90C垂直对齐。在其他情况下，扇区90可以具有与结构扇区80的大小不同的大小，如在图19中示出的。例如，较大扇区（例如，扇区90A）可以与多个结构扇区（例如，结构扇区80A、80B、80C和80D）垂直对齐，并且可以包含结构支持电路以支持多个结构扇区。
通过垂直对齐结构管芯22和基部管芯24，位于基部管芯24中的存储器可以是对结构管芯22的结构扇区80是并行地可访问的。图20示出了其中扇区对齐存储器92可以被包含在基部管芯24中的示例。扇区对齐存储器92可以对结构管芯22的相应结构扇区80是可访问的，并且可以包含用户数据（由被编程到基部管芯24的可编程逻辑结构中的电路设计生成或可由其访问）或可以被用来对基部管芯24的可编程逻辑结构进行编程的配置数据。在图20的示例中，结构扇区80可以访问扇区对齐存储器92的具体区域。扇区对齐存储器92在图20中被示为垂直堆叠存储器。这可以允许大量存储器位于基部管芯24内。然而，在一些实施例中，扇区对齐存储器92可以占据基部管芯24的单个平面。
如在图21中示出的，结构管芯22的可编程逻辑结构（例如，可编程逻辑元件50和相关联的配置存储器52）可以经由存储器接口（I/F）180来访问基部管芯24的扇区对齐存储器92。存储器接口（I/F）180可以占据一行结构扇区80。在图21的示例中，存储器接口（I/F）180可以占据结构扇区80的最外一行。这可以允许存储器接口（I/F）180促进不仅与存储器接口（I/F）180所在的结构扇区80中的可编程逻辑元件50和相关联的配置存储器52的行的通信，而且还促进与邻近结构扇区80中的可编程逻辑元件50和相关联的配置存储器52的行的通信。存储器接口（I/F）180可以经由数据通路182接收或传输数据，并且可以经由控制信号通路184传送控制信号。存储器数据接口（I/F）186和存储器控制接口（I/F）188可以接收控制和/或数据信号，并且经由路由电路189将它们通过可编程逻辑元件50和相关联的配置存储器52的行路由到特定存储器地址或逻辑元件。
可以以各种各样的配置来封装可编程逻辑器件12。除了在图2中示出的配置之外，可编程逻辑器件12可以采用在图22中示出的形式。在图22中，结构管芯22经由微凸起26垂直连接到基部管芯24。外围电路28（例如，收发器电路（HSSI）44）也可以经由微凸起26连接到基部管芯24。基部管芯24可以经由C4凸起34附接到封装衬底32。
可编程逻辑器件12还可以采用其中结构管芯22和基部管芯24不垂直堆叠而是采用2.5D封装配置的形式。在图23中示出了一个示例，其中结构管芯22经由硅桥190和微凸起192连接到基部管芯24。结构管芯22和基部管芯24也可以经由C4凸起34连接到封装衬底32。在另一示例中，在图24中示出的，结构管芯22经由通过微凸起202的硅中介层200连接到基部管芯24。
对于相应的结构管芯22，还可以存在多于一个基部管芯24。在图25中示出的示例中，结构管芯22可以经由微凸起26垂直连接到第一基部管芯24A。外围电路28（例如，收发器电路（HSSI）44）也可以经由微凸起26连接到第一基部管芯24A。第一基部管芯24A可以经由C4凸起34附接到封装衬底32。附加地，第二基部管芯24B可以经由微凸起210和穿过结构管芯22的穿硅通孔（TSV）212连接到第一基部管芯24A。附加地或替换地，第二基部管芯24B可以经由微凸起210直接连接到结构管芯22。
封装还可以包括液体冷却系统，诸如微通道集成散热片（MC-IHS）。在图26中作为示例示出的，可编程逻辑器件12可以包括微通道集成散热片（MC-IHS）220。MC-IHS 220包括液体冷却剂入口222和大小可变的微通道，该大小可变的微通道诸如密集的微通道224和稀疏的微通道226，它们可以分别对应地消散或多或少的热。液体冷却剂可以进入液体冷却剂入口222并且传过微通道224和226，从而将热从可编程逻辑器件12提取走，并且可以通过液体冷却剂出口228离开，以便被传热设备（未示出）冷却。MC-IHS 220可以被设置在可编程逻辑器件12的周围，并且在一些实施例中，可以耦合到封装衬底32。
图27是用于制造可编程逻辑器件12的方法的一个示例的流程图240。在图27的示例中，制造商可以获得结构管芯22（块242）和基部管芯24（块244）。这可能需要接收来自一个或多个其他制造商的管芯，和/或可能需要使用一个或多个光刻工艺对管芯进行图案化。在一个示例中，可以使用第一代工艺节点（例如，较高分辨率、较密集、较新近和/或更昂贵的半导体器件制造技术）制造结构管芯22，而可以使用第二代工艺节点（例如，较低分辨率、不那么密集、较旧和/或不那么昂贵的半导体器件制造技术）制造基部管芯24。在另一示例中，可以使用第一代工艺节点（例如，较低分辨率、不那么密集、较旧和/或不那么昂贵的半导体器件制造技术）制造结构管芯22，而可以使用第二代工艺节点（例如，较高分辨率、较密集、较新近和/或更昂贵的半导体器件制造技术）制造基部管芯24。在另一示例中，可以使用同一代工艺节点制造结构管芯22和基部管芯24。结构管芯22和基部管芯24可以垂直对齐，使得结构管芯22的结构扇区与基部管芯24的扇区90对齐（块246），并且结构管芯22和基部管芯24可以以任何适合的方式（例如，微凸起或硅桥）附接（块248）。结构管芯22和基部管芯24可以附接到封装衬底（例如，在两个管芯已经附接在一起之前或之后）和/或被设置到微通道集成散热片（MC-IHS）中。
可编程逻辑器件12可以是数据处理系统，或者可以是数据处理系统的组件。例如，可编程逻辑器件12可以是数据处理系统260的组件，在图28中示出的。数据处理系统260包括主处理器262、存储器和/或存储电路264，以及网络接口266。数据处理系统260可以包括更多或更少组件（例如，电子显示器、用户接口结构、专用集成电路（ASIC））。主处理器262可以包括可以管理对数据处理系统260的数据处理请求（例如，用以实行机器学习、视频处理、语音识别、图像识别、数据压缩、数据库搜索排名、生物信息学、网络安全模式识别、空间导航等）的任何适合的处理器，诸如Intel® Xeon®处理器或精简指令处理器（例如，精简指令集计算机（RISC）、高级RISC机器（ARM）处理器）。存储器和/或存储电路264可以包括随机存取存储器（RAM）、只读存储器（ROM）、一个或多个硬盘驱动器、闪速存储器等。存储器和/或存储电路264可以保存要由数据处理系统260处理的数据。在一些情况下，存储器和/或存储电路264还可以存储用于对可编程逻辑器件12进行编程的配置程序（比特流）。网络接口266可以允许数据处理系统260与其他电子设备通信。数据处理系统260可以包括若干个不同的封装，或者可以包含在单个封装衬底上的单个封装内。
在一个示例中，数据处理系统260可以是处理各种各样不同请求的数据中心的部分。例如，数据处理系统260可以经由网络接口266接收数据处理请求，以实行机器学习、视频处理、语音识别、图像识别、数据压缩、数据库搜索排名、生物信息学、网络安全模式识别、空间导航或一些其他专门的任务。主处理器262可以引起可编程逻辑器件12的可编程逻辑结构被利用与所请求的任务相关的特定加速器进行编程。例如，主处理器262可以指导存储在存储器/存储装置264上的或被高速缓存在可编程逻辑器件12的扇区对齐存储器中的程序（比特流）被编程到可编程逻辑器件12的可编程逻辑结构中。程序（比特流）可以表示用于与所请求的任务相关的特定加速器功能的电路设计。由于可编程逻辑结构的高密度、大量扇区对齐存储器与可编程逻辑结构的接近度、或者此处描述的可编程逻辑器件12的其他特征，可编程逻辑器件12可以在实行所请求的任务方面快速地协助数据处理系统260。实际上，在一个示例中，对加速器进行编程以协助语音识别任务可以发生得比几毫秒更快（例如，大约几微秒）。
可以将本公开的方法和器件并入到任何适合的电路中。例如，可以将该方法和器件合并到诸如微处理器或其他集成电路的众多类型的器件中。示例性集成电路包括可编程阵列逻辑（PAL）、可编程逻辑阵列（PLA）、现场可编程逻辑阵列（FPLA）、电可编程逻辑器件（EPLD）、电可擦可编程逻辑器件（EEPLD）、逻辑单元阵列（LCA）、现场可编程门阵列（FPGA）、专用标准产品（ASSP）、专用集成电路（ASIC）和微处理器，仅举几例。
此外，尽管已经以具体次序描述了方法操作，但是应当理解的是，可以在所描述的操作之间实行其他操作，可以调整所描述的操作以使得它们以稍微不同的时间发生，或者所描述的操作可以被分布在允许以与处理相关联的各种间隔发生处理操作的系统中，只要重叠操作的处理按期望实行即可。
本公开中阐述的实施例可以容许各种修改和替换形式，具体实施例已经借助于附图中的示例示出，并且在本文中已经进行详细地描述。然而，可以理解的是，本公开并不意图受限于所公开的特定形式。本公开要覆盖落入如由以下所附权利要求限定的本公开的精神和范围内的全部修改、等同方案和替换方案。此外，本文中呈现和要求保护的技术被引用并应用于具有实际性质的材料对象和具体示例，其明显地改善了本技术领域，并且照此不是抽象的、无形的或纯理论的。此外，如果附加到本说明书末尾的任何权利要求包含被指定为“用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一个或多个元件，则意图的是，将根据35 U.S.C. 112（f）解释这样的元件。然而，对于包含以任何其他方式指定的元件的任何权利要求，意图的是将不根据35 U.S.C. 112（f）来解释这样的元件。
本公开的示例实施例
以下编号的条款限定了本公开的某些示例实施例。
条款1. 一种集成电路器件，其包括：
第一集成电路管芯，其包括现场可编程门阵列结构；以及
第二集成电路管芯，其耦合到第一集成电路管芯，其中第二集成电路管芯包括结构支持电路，该结构支撑电路被配置成操作第一集成电路管芯的现场可编程门阵列结构。
条款2. 根据条款1所述的集成电路器件，其中第二集成电路管芯的结构支持电路包括：器件控制器，其被配置成控制第一集成电路管芯和第二集成电路管芯的电路；扇区控制器，其被配置成控制第一集成电路管芯和第二集成电路管芯的电路的扇区；片上网络；片上配置网络；数据路由电路；扇区对齐存储器；存储器控制器，其被配置成对现场可编程门阵列结构进行编程；用于可编程逻辑结构的输入/输出（I/O）接口；外部存储器接口；嵌入在第二集成电路管芯中的第一处理器；用以将可编程逻辑结构连接到在第一集成电路管芯和第二集成电路管芯外部的第二处理器的接口；电压控制电路，其被配置成控制被提供给可编程逻辑结构的电压；热监控电路，其被配置成监控第一集成电路管芯的热；去耦电容器；功率钳；静电放电电路或其任何组合。
条款3. 根据条款1或2的集成电路器件，其中第二集成电路管芯包括有源中介层。
条款4. 根据条款1、2或3的集成电路器件，其中第一集成电路管芯和第二集成电路管芯垂直堆叠。
条款5. 根据条款4的集成电路器件，其中第一集成电路管芯的现场可编程门阵列结构的多个第一扇区与第二集成电路管芯的结构支持电路的对应的多个第二扇区垂直对齐。
条款6. 根据条款4的集成电路器件，其中第一集成电路管芯包括占据第一集成电路管芯的第一面积的第一扇区，其中第二集成电路管芯包括占据第二集成电路管芯的第二面积的第二扇区，其中第一面积具有与第二面积不同的大小。
条款7. 根据条款4的集成电路器件，其包括第三集成电路管芯，该第三集成电路管芯包括被配置成操作第一集成电路管芯的现场可编程门阵列结构的附加电路，其中第一集成电路管芯、第二集成电路管芯和第三集成电路管芯垂直堆叠。
条款8. 根据条款7的集成电路器件，其中第三集成电路管芯被堆叠在第一集成电路管芯上方，并且其中第一集成电路管芯被堆叠在第二集成电路管芯上方。
条款9. 根据条款8的集成电路器件，其中第三集成电路管芯借助于穿过第一集成电路管芯的穿硅通孔（TSV）与第二集成电路管芯通信地连接。
条款10. 根据条款1或2的集成电路器件，其包括被配置成促进第一集成电路管芯与第二集成电路管芯之间的通信的无源中介层或硅桥。
条款11. 根据条款10的集成电路器件，其中第一集成电路管芯和第二集成电路管芯被设置在无源中介层或硅桥的同一侧上。
条款12. 根据条款1、2、3、4、5、6、7、8或9的集成电路器件，其包括封装衬底，其中第二集成电路管芯被连接到具有第一大小的第一凸起的封装衬底，并且其中第二集成电路管芯被连接到具有第二大小的第二凸起的第一集成电路管芯，其中第二大小小于第一大小。
条款13. 根据条款1、2、3、4、5、6、7、8、9、10、11或12的集成电路器件，其包括第三集成电路管芯，该第三集成电路管芯包括被配置成操作第一集成电路管芯的现场可编程门阵列结构的结构支持电路。
条款14. 一种用于制造集成电路器件的方法，该方法包括：
获得包括现场可编程门阵列结构的第一集成电路管芯；
获得包括结构支持电路的第二集成电路管芯，该结构支持电路被配置成操作第一集成电路管芯的现场可编程门阵列结构；
将第一集成电路管芯与第二集成电路管芯垂直对齐；以及
将第一集成电路管芯的第一表面连接到第二集成电路管芯的第二表面。
条款15. 根据条款14的方法，其中获得第一集成电路管芯包括：根据较高分辨率工艺来制造第一集成电路管芯，并且其中获得第二集成电路管芯包括：根据较低分辨率工艺来制造第二集成电路管芯。
条款16. 根据条款14或15的方法，其包括将第一集成电路管芯和第二集成电路管芯设置在微通道集成散热片中。
条款17. 一种数据处理系统，其包括：
被配置成管理数据处理请求的处理器；以及
可编程逻辑器件，其被配置成响应于处理器的指令，利用与数据处理请求有关的配置程序进行编程，其中可编程逻辑器件的第一集成电路管芯的可编程逻辑结构至少部分地由可编程逻辑器件的第二集成电路管芯的结构支持电路来编程。
条款18. 根据条款17的数据处理系统，其中可编程逻辑器件的第二管芯的结构支持电路包括：器件控制器，其被配置成控制第一集成电路管芯和第二集成电路管芯的电路；扇区控制器，其被配置成控制第一集成电路管芯和第二集成电路管芯的电路的扇区；片上网络；片上配置网络；数据路由电路；扇区对齐存储器；存储器控制器，其被配置成对可编程逻辑结构进行编程；用于可编程逻辑结构的输入/输出（I/O）接口；外部存储器接口；嵌入在第二集成电路管芯中的第一处理器；用以将可编程逻辑结构连接到在第一集成电路管芯和第二集成电路管芯外部的第二处理器的接口；电压控制电路，其被配置成控制被提供给可编程逻辑结构的电压；热监控电路，其被配置成监控第一集成电路管芯的热；去耦电容器；功率钳；静电放电电路或其任何组合。
条款19. 根据条款17或18的数据处理系统，其中处理器和可编程逻辑器件被设置在同一封装内。
条款20. 根据条款17、18或19的数据处理系统，其中数据处理请求包括机器学习、视频处理、语音识别、图像识别、数据压缩、数据库搜索排名、生物信息学、网络安全模式识别、空间导航或其组合。
条款21. 一种集成电路器件，其包括：
包括现场可编程门阵列结构的第一集成电路管芯，其中第一集成电路管芯的电路基本上由数字电路组成；以及
耦合到第一集成电路管芯的第二集成电路管芯，其中第二集成电路管芯包括被配置成操作现场可编程门阵列结构的数字和模拟电路。
条款22. 根据条款21的集成电路器件，其中第二集成电路管芯包括锁相环电路。
条款23. 根据条款21或22的集成电路器件，其中第二集成电路管芯包括：被配置成使得能够实现现场可编程门阵列结构的操作的模拟电路，和被配置成使得能够实现现场可编程门阵列结构的操作的数字电路。
条款24. 根据条款21、22或23的集成电路器件，其中第一集成电路管芯和第二集成电路管芯垂直堆叠。
条款25. 一种或多种有形的、非暂时性的机器可读介质，其包括指令，该指令当由一个或多个处理器执行时引起一个或多个处理器以：
接收用以实行加速器功能的指令；以及
使定义加速器功能的配置数据经由第二集成电路管芯的一个或多个可编程逻辑结构支持电路而被编程到第一集成电路管芯的可编程逻辑结构中，该第二集成电路管芯与第一集成电路管芯垂直对齐并且附接到该第一集成电路管芯。
条款26. 根据条款25的机器可读介质，其中使配置数据被编程到第一集成电路管芯的可编程逻辑结构中包括：使配置数据被第二集成电路管芯的一个或多个可编程逻辑结构支持电路处置，其中一个或多个可编程逻辑结构支持电路包括：器件控制器，其被配置成控制第一集成电路管芯和第二集成电路管芯的电路；扇区控制器，其被配置成控制第一集成电路管芯和第二集成电路管芯的电路的扇区；片上网络；片上配置网络；数据路由电路；扇区对齐存储器；存储器控制器，其被配置成对可编程逻辑结构进行编程；用于可编程逻辑结构的输入/输出（I/O）接口；外部存储器接口；嵌入在第二集成电路管芯中的第一处理器；用以将可编程逻辑结构连接到在第一集成电路管芯和第二集成电路管芯外部的第二处理器的接口；电压控制电路，其被配置成控制被提供给可编程逻辑结构的电压；热监控电路，其被配置成监控第一集成电路管芯的热；去耦电容器；功率钳；静电放电电路或其任何组合。
条款27. 一种硬件实现方法，其包括：接收用以实行加速器功能的指令；以及
使定义加速器功能的配置数据经由第二集成电路管芯的一个或多个可编程逻辑结构支持电路而被编程到第一集成电路管芯的可编程逻辑结构中，该第二集成电路管芯与第一集成电路管芯垂直对齐并且附接到该第一集成电路管芯。
条款28. 根据条款27的机器可读介质，其中使配置数据被编程到第一集成电路管芯中的可编程逻辑结构中包括：使配置数据被第二集成电路管芯的一个或多个可编程逻辑结构支持电路处置，其中一个或多个可编程逻辑结构支持电路包括：器件控制器，其被配置成控制第一集成电路管芯和第二集成电路管芯的电路；扇区控制器，其被配置成控制第一集成电路管芯和第二集成电路管芯的电路的扇区；片上网络；片上配置网络；数据路由电路；扇区对齐存储器；存储器控制器，其被配置成对可编程逻辑结构进行编程；用于可编程逻辑结构的输入/输出（I/O）接口；外部存储器接口；嵌入在第二集成电路管芯中的第一处理器；用以将可编程逻辑结构连接到在第一集成电路管芯和第二集成电路管芯外部的第二处理器的接口；电压控制电路，其被配置成控制被提供给可编程逻辑结构的电压；热控制电路，其被配置成监控第一集成电路管芯的热；去耦电容器；功率钳；静电放电电路或其任何组合。

Claims (25)

1.一种集成电路器件，其包括：
第一集成电路管芯，其包括现场可编程门阵列结构；以及
第二集成电路管芯，其耦合到所述第一集成电路管芯，其中所述第二集成电路管芯包括结构支持电路，所述结构支持电路被配置成操作所述第一集成电路管芯的现场可编程门阵列结构。
2.根据权利要求1所述的集成电路器件，其中所述第二集成电路管芯的结构支持电路包括：器件控制器，其被配置成控制所述第一集成电路管芯和所述第二集成电路管芯的电路；扇区控制器，其被配置成控制所述第一集成电路管芯和所述第二集成电路管芯的电路的扇区；片上网络；片上配置网络；数据路由电路；扇区对齐存储器；存储器控制器，其被配置成对所述现场可编程门阵列结构进行编程；用于所述可编程逻辑结构的输入/输出（I/O）接口；外部存储器接口；嵌入在所述第二集成电路管芯中的第一处理器；用以将所述可编程逻辑结构连接到在所述第一集成电路管芯和所述第二集成电路管芯外部的第二处理器的接口；电压控制电路，其被配置成控制被提供给所述可编程逻辑结构的电压；热监控电路，其被配置成监控所述第一集成电路管芯的热；去耦电容器；功率钳；静电放电电路或其任何组合。
3.根据权利要求1或2所述的集成电路器件，其中所述第二集成电路管芯包括有源中介层。
4.根据权利要求1或2所述的集成电路器件，其中所述第一集成电路管芯和所述第二集成电路管芯垂直堆叠。
5.根据权利要求4所述的集成电路器件，其中所述第一集成电路管芯的现场可编程门阵列结构的多个第一扇区与所述第二集成电路管芯的结构支持电路的对应的多个第二扇区垂直对齐。
6.根据权利要求4所述的集成电路器件，其中所述第一集成电路管芯包括占据所述第一集成电路管芯的第一面积的第一扇区，其中所述第二集成电路管芯包括占据所述第二集成电路管芯的第二面积的第二扇区，其中所述第一面积具有与所述第二面积不同的大小。
7.根据权利要求4所述的集成电路器件，其包括第三集成电路管芯，所述第三集成电路管芯包括被配置成操作所述第一集成电路管芯的现场可编程门阵列结构的附加电路，其中所述第一集成电路管芯、所述第二集成电路管芯和所述第三集成电路管芯垂直堆叠。
8.根据权利要求7所述的集成电路器件，其中所述第三集成电路管芯被堆叠在所述第一集成电路管芯上方，并且其中所述第一集成电路管芯被堆叠在所述第二集成电路管芯上方。
9.根据权利要求8所述的集成电路器件，其中所述第三集成电路管芯借助于穿过所述第一集成电路管芯的穿硅通孔（TSV）与所述第二集成电路管芯通信地连接。
10.根据权利要求1或2所述的集成电路器件，其包括被配置成促进所述第一集成电路管芯与所述第二集成电路管芯之间的通信的无源中介层或硅桥。
11.根据权利要求10所述的集成电路器件，其中所述第一集成电路管芯和所述第二集成电路管芯被设置在所述无源中介层或所述硅桥的同一侧上。
12.根据权利要求1或2所述的集成电路器件，其包括封装衬底，其中所述第二集成电路管芯被连接到具有第一大小的第一凸起的封装衬底，并且其中所述第二集成电路管芯被连接到具有第二大小的第二凸起的第一集成电路管芯，其中所述第二大小小于所述第一大小。
13.根据权利要求1或2所述的集成电路器件，其包括第三集成电路管芯，所述第三集成电路管芯包括被配置成操作所述第一集成电路管芯的现场可编程门阵列结构的结构支持电路。
14.一种用于制造集成电路器件的方法，所述方法包括：
获得包括现场可编程门阵列结构的第一集成电路管芯；
获得包括结构支持电路的第二集成电路管芯，所述结构支持电路被配置成操作所述第一集成电路管芯的现场可编程门阵列结构；
将所述第一集成电路管芯与所述第二集成电路管芯垂直对齐；以及
将所述第一集成电路管芯的第一表面连接到所述第二集成电路管芯的第二表面。
15.根据权利要求14所述的方法，其中获得所述第一集成电路管芯包括：根据较高分辨率工艺来制造所述第一集成电路管芯，并且其中获得所述第二集成电路管芯包括：根据较低分辨率工艺来制造所述第二集成电路管芯。
16.根据权利要求14或15所述的方法，其包括将所述第一集成电路管芯和所述第二集成电路管芯设置在微通道集成散热片中。
17.一种数据处理系统，其包括：
被配置成管理数据处理请求的处理器；以及
可编程逻辑器件，其被配置成响应于所述处理器的指令，利用与所述数据处理请求有关的配置程序进行编程，其中所述可编程逻辑器件的第一集成电路管芯的可编程逻辑结构至少部分地由所述可编程逻辑器件的第二集成电路管芯的结构支持电路来编程。
18.根据权利要求17所述的数据处理系统，其中所述可编程逻辑器件的第二管芯的结构支持电路包括：器件控制器，其被配置成控制所述第一集成电路管芯和所述第二集成电路管芯的电路；扇区控制器，其被配置成控制所述第一集成电路管芯和所述第二集成电路管芯的电路的扇区；片上网络；片上配置网络；数据路由电路；扇区对齐存储器；存储器控制器，其被配置成对所述可编程逻辑结构进行编程；用于所述可编程逻辑结构的输入/输出（I/O）接口；外部存储器接口；嵌入在所述第二集成电路管芯中的第一处理器；用以将所述可编程逻辑结构连接到在所述第一集成电路管芯和所述第二集成电路管芯外部的第二处理器的接口；电压控制电路，其被配置成控制被提供给所述可编程逻辑结构的电压；热监控电路，其被配置成监控所述第一集成电路管芯的热；去耦电容器；功率钳；静电放电电路或其任何组合。
19.根据权利要求17或18所述的数据处理系统，其中所述处理器和所述可编程逻辑器件被设置在同一封装内。
20.根据权利要求17或18所述的数据处理系统，其中所述数据处理请求包括机器学习、视频处理、语音识别、图像识别、数据压缩、数据库搜索排名、生物信息学、网络安全模式识别、空间导航或其组合。
21.一种集成电路器件，其包括：
包括现场可编程门阵列结构的第一集成电路管芯，其中所述第一集成电路管芯的电路基本上由数字电路组成；以及
耦合到所述第一集成电路管芯的第二集成电路管芯，其中所述第二集成电路管芯包括被配置成操作所述现场可编程门阵列结构的数字和模拟电路。
22.根据权利要求21所述的集成电路器件，其中所述第二集成电路管芯包括锁相环电路。
23.根据权利要求21或22所述的集成电路器件，其中所述第二集成电路管芯包括：被配置成使得能够实现所述现场可编程门阵列结构的操作的模拟电路，和被配置成使得能够实现所述现场可编程门阵列结构的操作的数字电路。
24.根据权利要求21或22所述的集成电路器件，其中所述第一集成电路管芯和所述第二集成电路管芯垂直堆叠。
25. 一种硬件实现方法，其包括：
接收用以实行加速器功能的指令；以及
使定义所述加速器功能的配置数据经由第二集成电路管芯的一个或多个可编程逻辑结构支持电路而被编程到第一集成电路管芯的可编程逻辑结构中，所述第二集成电路管芯与所述第一集成电路管芯垂直对齐并且附接到所述第一集成电路管芯。
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