CN113568339A - 一种变流器固定延时控制方法及装置 - Google Patents

Abstract

本发明公开了一种变流器固定延时控制方法及装置，方法包括：控制FPGA发送与开关频率同频的脉冲信号至DSP；控制FPGA获取模拟数字芯片采样信号，并以脉冲信号为时间基准，于预设时间将采样信号通过总线发送至DSP；控制DSP以脉冲信号为控制中断触发信号和载波同步信号；控制DSP在PWM定时器的周期值和过零点装载PWM比较值，使DSP于FPGA写总线之后在时间基准、时间基准之前第一预设时长或时间基准之后第二预设时长触发控制中断。通过FPGA和DSP双芯片结构，使DSP接收FPGA的脉冲信号并以其为时间基准，调节采样和PWM装载之间的延时，解决了数字控制变流器控制延时不固定的问题，实现了并网换流器稳定运行。

Description

一种变流器固定延时控制方法及装置

技术领域

本发明涉及变流器控制技术领域，特别涉及一种变流器固定延时控制方法及装置。

背景技术

并网变流器是实现储能、光伏、风电等新能源与电网之间能量交互和功率控制的核心设备，其控制性能直接影响新能源系统并网特性。大功率并网变流器一般采用数字控制系统，控制灵活、抗干扰能力强，但数字控制系统中不可避免地存在控制延时，控制延时会改变系统的相位特性，对并网变流器控制的系统稳定性有重要影响。

并网变流器运行稳定性是变流器控制系统设计的重点和难点之一，业内也对此进行了大量研究，提出了有源阻尼、阻抗重塑等诸多控制策略。在进行系统建模和稳定性分析时，通常假设数字控制延时等于控制周期，但实际数字控制系统中，延时时间与模拟数字采样、程序执行时间、调制方式以及硬件滤波等因素有关，延时并不等于控制周期。相同开关频率、滤波器参数及控制器参数下，数字控制延时的改变对系统稳定性有不可忽视的影响。

针对控制延时的变化问题，为实现数字控制变流器的稳定控制，现有技术方案分析了保持系统稳定的延时时间范围，并提出一种延时时间控制的工程实现方法，通过改变采样时刻与PWM装载时刻之间的代码执行时间，调整延时时间在设计的稳定范围内，可用于改善系统稳定性，且其实现简单可靠，不增加系统损耗或成本。

常规变流器控制系统稳定性分析与设计时，通常假设数字控制延时等于控制周期，未充分考虑实际系统控制延时的改变对稳定性的影响。前述方案虽针对延时变化问题进行了分析，所提方法一定程度上改善了稳定性，但受代码执行时间影响，其采样时刻与PWM装载时刻之间的延时为大致区间估算值，并非固定值，这将影响稳定性分析结论正确性，尤其在多机并联时，各机组芯片时钟不同步，进一步影响多机建模稳定性分析的结论。

发明内容

本发明实施例的目的是提供一种变流器固定延时控制方法及装置，通过变流器采用FPGA和DSP双芯片结构，DSP接收FPGA的脉冲信号并以其为时间基准，调节采样和PWM装载之间的延时，，解决了数字控制并网变流器控制延时不固定的问题，提升了控制的稳定性，实现了并网换流器稳定运行。

为解决上述技术问题，本发明实施例的第一方面提供了一种变流器固定延时控制方法，变流器的控制系统包括：DSP和FPGA，包括如下步骤：

控制所述FPGA发送脉冲信号至所述DSP，其中，所述脉冲信号与开关频率同频；

控制所述FPGA获取模拟数字芯片采样信号，并以所述脉冲信号为时间基准，于预设时间将所述采样信号发送至所述DSP；

控制所述DSP以所述脉冲信号为控制中断触发信号和载波同步信号；

控制所述DSP在PWM定时器的周期值和过零点装载PWM比较值，所述FPGA在所述时间基准之前写总线，使所述DSP于所述FPGA写总线之后在所述时间基准、所述时间基准之前第一预设时长或所述时间基准之后第二预设时长触发控制中断。

进一步地，所述控制所述FPGA发送脉冲信号至所述DSP之前，还包括：

当所述变流器多机并联时，使多个所述变流器共享同一所述脉冲信号。

进一步地，所述控制所述DSP以所述脉冲信号为控制中断触发信号和载波同步信号，包括：

在所述脉冲信号的上升沿或下降沿，控制所述DSP同时将所述控制中断定时器和所述PWM定时器清零或设置为预设数值，使脉冲信号和中断触发的延时时间为固定值。

进一步地，所述于预设时间将所述采样信号发送至所述DSP，包括：

在偏离所述脉冲信号时间基准的第三预设时长，控制所述FPGA执行写总线操作，所述预设时间为所述脉冲信号时间基准与所述第三预设时长的时间差或时间和；

其中，所述脉冲信号时间基准包括：所述脉冲信号的上升沿或下降沿。

进一步地，所述使所述DSP于所述FPGA写总线之后在所述时间基准、所述时间基准之前第一预设时长或所述时间基准之后第二预设时长触发控制中断，包括：

控制所述DSP在所述时间基准触发控制中断，将延时时间固定为所述脉冲信号周期与所述第三预设时长的时间和；或

控制所述DSP在所述时间基准之前所述第一预设时长触发控制中断，将延时时间固定为所述脉冲信号周期、所述第三预设时长与所述第一预设时长的时间和；或

控制所述DSP在所述时间基准之后所述第二预设时长触发控制中断，将延时时间固定为所述脉冲信号周期、所述第三预设时长与所述第二预设时长的时间和。

相应地，本发明实施例的第二方面提供了一种变流器固定延时控制装置，变流器的控制系统包括：DSP和FPGA，包括：

脉冲信号生成模块，其用于控制所述FPGA发送脉冲信号至所述DSP，其中，所述脉冲信号与开关频率同频；

采样信号处理模块，其用于控制所述FPGA获取模拟数字芯片采样信号，并以所述脉冲信号为时间基准，于预设时间将所述采样信号发送至所述DSP；

控制信号处理模块，其用于控制所述DSP以所述脉冲信号为控制中断触发信号和载波同步信号；

延时控制模块，其用于控制所述DSP在PWM定时器的周期值和过零点装载PWM比较值，所述FPGA在所述时间基准之前写总线，使所述DSP于所述FPGA写总线之后在所述时间基准、所述时间基准之前第一预设时长或所述时间基准之后第二预设时长触发控制中断。

进一步地，所述变流器固定延时控制装置还包括：

共享脉冲信号控制模块，其用于当所述变流器多机并联时，使多个所述变流器共享同一所述脉冲信号。

进一步地，所述控制信号处理模块在所述脉冲信号的上升沿或下降沿，控制所述DSP同时将所述控制中断定时器和所述PWM定时器清零或设置为预设数值，使脉冲信号和中断触发的延时时间为固定值。

进一步地，所述采样信号处理模块在偏离所述脉冲信号时间基准的第三预设时长，控制所述FPGA执行写总线操作，所述预设时间为所述脉冲信号时间基准与所述第三预设时长的时间差或时间和；

其中，所述脉冲信号时间基准包括：所述脉冲信号的上升沿或下降沿。

进一步地，所述延时控制模块包括：第一控制单元、第二控制单元和第三控制单元；

所述第一控制单元用于控制所述DSP在所述时间基准触发控制中断，将延时时间固定为所述脉冲信号周期与所述第三预设时长的时间和；

所述第二控制单元用于控制所述DSP在所述时间基准之前所述第一预设时长触发控制中断，将延时时间固定为所述脉冲信号周期、所述第三预设时长与所述第一预设时长的时间和；

所述第三控制单元用于控制所述DSP在所述时间基准之后所述第二预设时长触发控制中断，将延时时间固定为所述脉冲信号周期、所述第三预设时长与所述第二预设时长的时间和。

本发明实施例的上述技术方案具有如下有益的技术效果：

通过变流器采用FPGA和DSP双芯片结构，DSP接收FPGA的脉冲信号并以其为时间基准，调节采样和PWM装载之间的延时，，解决了数字控制并网变流器控制延时不固定的问题，提升了控制的稳定性，实现了并网换流器稳定运行。

附图说明

图1是本发明实施例提供的变流器固定延时控制方法流程图；

图2是本发明实施例提供的DSP+FPGA双芯片架构原理图；

图3是本发明实施例提供的脉冲信号示意图；

图4是本发明实施例提供的控制延时示意图一；

图5是本发明实施例提供的控制延时示意图二；

图6是本发明实施例提供的控制延时示意图三；

图7是本发明实施例提供的变流器固定延时控制装置框图；

图8是本发明实施例提供的延时控制模块示意图。

附图标记：

1、脉冲信号生成模块，2、采样信号处理模块，3、控制信号处理模块，4、延时控制模块，41、第一控制单元，42、第二控制单元，43、第三控制单元，5、共享脉冲信号控制模块。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

图1是本发明实施例提供的变流器固定延时控制方法流程图。

图2是本发明实施例提供的DSP+FPGA双芯片架构原理图。

图3是本发明实施例提供的脉冲信号示意图。

请参照图1、图2和图3，本发明实施例的第一方面提供了一种变流器固定延时控制方法，变流器的控制系统包括：DSP和FPGA，包括如下步骤：

S200，控制FPGA发送脉冲信号至DSP，其中，脉冲信号与开关频率同频。

具体的，DSP为主控芯片，负责变流器控制算法，FPGA为接口芯片，负责模入采样、开入开出等接口数据的处理，两芯片之间通过总线和IO口进行数据交互。以DSP28335为实施例进一步说明，IO口选择GPIO32，并将其配置为EPWMSYNCI，输入下降沿有效。

S300，控制FPGA获取模拟数字芯片采样信号，并以脉冲信号为时间基准，于预设时间将采样信号发送至DSP。

预设时间具体是指，偏离脉冲信号S上升沿或下降沿的某一时刻，以下降沿为例，设某一周期的下降沿时刻为t，则预设时间为t+Δt，或t-Δt，其中，Δt须小于T。在这一预设时间，FPGA执行写总线操作，将读取到的当前AD数据写入与DSP之间的总线。

S400，控制DSP以脉冲信号为控制中断触发信号和载波同步信号。

在脉冲信号S的上升沿或下降沿，DSP同时将控制中断定时器和PWM定时器清零，或设置为预设数值，使脉冲信号和中断触发的延时时间为固定值。

以DSP28335为实施例进一步说明，配置GPIO32为EPWMSYNCI，输入下降沿有效，主控中断配置为EPWM1_INT，GPIO32下降沿触发时，将EPwm1Regs的相位寄存器清零，或根据延时需要设置为延时特定值。

S500，控制DSP在PWM定时器的周期值和过零点装载PWM比较值，FPGA在时间基准之前写总线，使DSP于FPGA写总线之后在时间基准、时间基准之前第一预设时长或时间基准之后第二预设时长触发控制中断。

以DSP28335为实施例进一步说明，主控中断配置为EPWM1_INT，PWM装载方式设置为双刷新模式，EPWM1定时器计数方式为连续增减计数，则在定时器计数到周期值/2和过零点分别产生周期中断和下溢中断，同时装载比较值。

如图2所示，S为周期性脉冲序列，T为脉冲信号周期，其值等于DSP控制中断周期，D为脉冲信号脉宽，其值在(0,T)范围内。

进一步地，控制FPGA发送脉冲信号至DSP之前，还包括：

S100，当变流器多机并联时，使多个变流器共享同一脉冲信号。

进一步地，控制DSP以脉冲信号为控制中断触发信号和载波同步信号，包括：在脉冲信号的上升沿或下降沿，控制DSP同时将控制中断定时器和PWM定时器清零或设置为预设数值，使脉冲信号和中断触发的延时时间为固定值。

进一步地，于预设时间将采样信号发送至DSP，包括：在偏离脉冲信号时间基准的第三预设时长，控制FPGA执行写总线操作，预设时间为脉冲信号时间基准与第三预设时长的时间差或时间和。

其中，脉冲信号时间基准包括：脉冲信号的上升沿或下降沿。

图4是本发明实施例提供的控制延时示意图一。

图5是本发明实施例提供的控制延时示意图二。

图6是本发明实施例提供的控制延时示意图三。

具体的，请参照图4、图5和图6，使DSP于FPGA写总线之后在时间基准、时间基准之前第一预设时长或时间基准之后第二预设时长触发控制中断，包括：

S510，控制DSP在时间基准触发控制中断，将延时时间固定为脉冲信号周期与第三预设时长的时间和，FPGA在时间基准t之前写总线，且DSP在t时刻触发控制中断，如图4所示，则控制延时时间固定为T+Δt。

或者

S520，控制DSP在时间基准之前第一预设时长触发控制中断，将延时时间固定为脉冲信号周期、第三预设时长与第一预设时长的时间和，FPGA在时间基准t之前写总线，DSP通过设置相位寄存器的值延时Δt1触发控制中断，如图5所示，则控制延时时间固定为T+Δt+Δt1，适用于增大控制延时。

或者

S530，控制DSP在时间基准之后第二预设时长触发控制中断，将延时时间固定为脉冲信号周期、第三预设时长与第二预设时长的时间和。FPGA在时间基准t之后写总线，且DSP在t时刻触发控制中断，如图6所示，则控制延时时间固定为T-Δt，适用于减小控制延时。需要注意，DSP读总线的时刻须在FPGA写总线时刻之后。

上述变流器固定延时控制方法，包括：变流器控制系统采用DSP+FPGA双芯片架构，FPGA生成与开关频率同频的脉冲信号S，并通过IO口传给DSP，以S为时间基准，在固定时刻将采样信号通过总线传给DSP，DSP以S为控制中断触发信号和载波同步信号，多机并联时，多台变流器共享同一路脉冲信号S。

本发明的目的在于提供一种变流器固定延时控制方法及装置，用以解决数字控制并网变流器控制延时不固定的问题，提升控制稳定性；可应用于分布式发电、储能、微电网等领域，实现并网变流器稳定运行。

图7是本发明实施例提供的变流器固定延时控制装置框图。

相应地，请参照图7，本发明实施例的第二方面提供了一种变流器固定延时控制装置，变流器的控制系统包括：DSP和FPGA，包括：

脉冲信号生成模块1，其用于控制FPGA发送脉冲信号至DSP，其中，脉冲信号与开关频率同频；

采样信号处理模块2，其用于控制FPGA获取模拟数字芯片采样信号，并以脉冲信号为时间基准，于预设时间将采样信号发送至DSP；

控制信号处理模块3，其用于控制DSP以脉冲信号为控制中断触发信号和载波同步信号；

延时控制模块4，其用于控制DSP在PWM定时器的周期值和过零点装载PWM比较值，FPGA在时间基准之前写总线，使DSP于FPGA写总线之后在时间基准、时间基准之前第一预设时长或时间基准之后第二预设时长触发控制中断。

进一步地，变流器固定延时控制装置还包括：共享脉冲信号控制模块5，其用于当变流器多机并联时，使多个变流器共享同一脉冲信号。

进一步地，控制信号处理模块在脉冲信号的上升沿或下降沿，控制DSP同时将控制中断定时器和PWM定时器清零或设置为预设数值，使脉冲信号和中断触发的延时时间为固定值。

进一步地，采样信号处理模块在偏离脉冲信号时间基准的第三预设时长，控制FPGA执行写总线操作，预设时间为脉冲信号时间基准与第三预设时长的时间差或时间和；

其中，脉冲信号时间基准包括：脉冲信号的上升沿或下降沿。

图8是本发明实施例提供的延时控制模块示意图。

进一步地，请参照图7，延时控制模块4包括：第一控制单元41、第二控制单元42和第三控制单元43；

第一控制单元41用于控制DSP在时间基准触发控制中断，将延时时间固定为脉冲信号周期与第三预设时长的时间和；

第二控制单元42用于控制DSP在时间基准之前第一预设时长触发控制中断，将延时时间固定为脉冲信号周期、第三预设时长与第一预设时长的时间和；

第三控制单元43用于控制DSP在时间基准之后第二预设时长触发控制中断，将延时时间固定为脉冲信号周期、第三预设时长与第二预设时长的时间和。

上述变流器固定延时控制装置通过变流器采用FPGA和DSP双芯片结构，DSP接收FPGA的脉冲信号并以其为时间基准，调节采样和PWM装载之间的延时，解决了数字控制并网变流器控制延时不固定的问题，提升了控制的稳定性，实现了并网换流器稳定运行。

相应地，本发明实施例的第三方面还提供了一种电子设备，包括：至少一个处理器；以及与所述至少一个处理器连接的存储器；其中，所述存储器存储有可被所述一个处理器执行的指令，所述指令被所述一个处理器执行，以使所述至少一个处理器执行上述变流器固定延时控制方法。

此外，本发明实施例的第四方面还提供了一种计算机可读存储介质，其上存储有计算机指令，该指令被处理器执行时实现上述变流器固定延时控制方法。

本发明实施例旨在保护一种变流器固定延时控制方法及装置，变流器的控制系统包括：DSP和FPGA，方法包括如下步骤：控制FPGA发送脉冲信号至DSP，其中，脉冲信号与开关频率同频；控制FPGA获取模拟数字芯片采样信号，并以脉冲信号为时间基准，于预设时间将采样信号发送至DSP；控制DSP以脉冲信号为控制中断触发信号和载波同步信号；控制DSP在PWM定时器的周期值和过零点装载PWM比较值，FPGA在时间基准之前写总线，使DSP于FPGA写总线之后在时间基准、时间基准之前第一预设时长或时间基准之后第二预设时长触发控制中断。上述技术方案具备如下效果：

通过变流器采用FPGA和DSP双芯片结构，DSP接收FPGA的脉冲信号并以其为时间基准，调节采样和PWM装载之间的延时，解决了数字控制并网变流器控制延时不固定的问题，提升了控制的稳定性，实现了并网换流器稳定运行。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。

Claims (10)

1.一种变流器固定延时控制方法，其特征在于，变流器的控制系统包括：DSP和FPGA，包括如下步骤：

控制所述FPGA发送脉冲信号至所述DSP，其中，所述脉冲信号与开关频率同频；

控制所述FPGA获取模拟数字芯片采样信号，并以所述脉冲信号为时间基准，于预设时间将所述采样信号通过总线发送至所述DSP；

控制所述DSP以所述脉冲信号为控制中断触发信号和载波同步信号；

控制所述DSP在PWM定时器的周期值和过零点装载PWM比较值，所述FPGA在所述时间基准之前写总线，使所述DSP于所述FPGA写总线之后在所述时间基准、所述时间基准之前第一预设时长或所述时间基准之后第二预设时长触发控制中断。

2.根据权利要求1所述的变流器固定延时控制方法，其特征在于，所述控制所述FPGA发送脉冲信号至所述DSP之前，还包括：

当所述变流器多机并联时，使多个所述变流器共享同一所述脉冲信号。

3.根据权利要求1所述的变流器固定延时控制方法，其特征在于，所述控制所述DSP以所述脉冲信号为控制中断触发信号和载波同步信号，包括：

在所述脉冲信号的上升沿或下降沿，控制所述DSP同时将所述控制中断定时器和所述PWM定时器清零或设置为预设数字，使脉冲信号和中断触发的延时时间为固定值。

4.根据权利要求1所述的变流器固定延时控制方法，其特征在于，所述于预设时间将所述采样信号发送至所述DSP，包括：

在偏离所述脉冲信号时间基准的第三预设时长，控制所述FPGA执行写总线操作，所述预设时间为所述脉冲信号时间基准与所述第三预设时长的时间差或时间和；

其中，所述脉冲信号时间基准包括：所述脉冲信号的上升沿或下降沿。

5.根据权利要求4所述的变流器固定延时控制方法，其特征在于，所述使所述DSP于所述FPGA写总线之后在所述时间基准、所述时间基准之前第一预设时长或所述时间基准之后第二预设时长触发控制中断，包括：

控制所述DSP在所述时间基准触发控制中断，将延时时间固定为所述脉冲信号周期与所述第三预设时长的时间和；或

控制所述DSP在所述时间基准之前所述第一预设时长触发控制中断，将延时时间固定为所述脉冲信号周期、所述第三预设时长与所述第一预设时长的时间和；或

控制所述DSP在所述时间基准之后所述第二预设时长触发控制中断，将延时时间固定为所述脉冲信号周期、所述第三预设时长与所述第二预设时长的时间和。

6.一种变流器固定延时控制方法，其特征在于，变流器的控制系统包括：DSP和FPGA，包括：

脉冲信号生成模块，其用于控制所述FPGA发送脉冲信号至所述DSP，其中，所述脉冲信号与开关频率同频；

采样信号处理模块，其用于控制所述FPGA获取模拟数字芯片采样信号，并以所述脉冲信号为时间基准，于预设时间将所述采样信号发送至所述DSP；

控制信号处理模块，其用于控制所述DSP以所述脉冲信号为控制中断触发信号和载波同步信号；

延时控制模块，其用于控制所述DSP在PWM定时器的周期值和过零点装载PWM比较值，所述FPGA在所述时间基准之前写总线，使所述DSP于所述FPGA写总线之后在所述时间基准、所述时间基准之前第一预设时长或所述时间基准之后第二预设时长触发控制中断。

7.根据权利要求6所述的变流器固定延时控制装置，其特征在于，还包括：

共享脉冲信号控制模块，其用于当所述变流器多机并联时，使多个所述变流器共享同一所述脉冲信号。

8.根据权利要求6所述的变流器固定延时控制装置，其特征在于，

所述控制信号处理模块在所述脉冲信号的上升沿或下降沿，控制所述DSP同时将所述控制中断定时器和所述PWM定时器清零或设置为预设数值，使脉冲信号和中断触发的延时时间为固定值。

9.根据权利要求9所述的变流器固定延时控制装置，其特征在于，

所述采样信号处理模块在偏离所述脉冲信号时间基准的第三预设时长，控制所述FPGA执行写总线操作，所述预设时间为所述脉冲信号时间基准与所述第三预设时长的时间差或时间和；

其中，所述脉冲信号时间基准包括：所述脉冲信号的上升沿或下降沿。

10.根据权利要求6所述的变流器固定延时控制装置，其特征在于，

所述延时控制模块包括：第一控制单元、第二控制单元和第三控制单元；

所述第一控制单元用于控制所述DSP在所述时间基准触发控制中断，将延时时间固定为所述脉冲信号周期与所述第三预设时长的时间和；

所述第二控制单元用于控制所述DSP在所述时间基准之前所述第一预设时长触发控制中断，将延时时间固定为所述脉冲信号周期、所述第三预设时长与所述第一预设时长的时间和；

所述第三控制单元用于控制所述DSP在所述时间基准之后所述第二预设时长触发控制中断，将延时时间固定为所述脉冲信号周期、所述第三预设时长与所述第二预设时长的时间和。

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