CN112310995A - 采样延时控制装置及变流器谐振抑制控制系统 - Google Patents

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Abstract

本发明涉及一种采样延时控制装置及变流器谐振抑制控制系统，属于变流器并网控制技术领域。采样延时控制装置包括：FPGA和CPU；FPGA内置时钟产生触发信号和数据更新信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，且数据更新信号超前于触发信号；数据更新信号产生时，将采样数据存储到RAM中；触发信号用于发送给CPU；CPU接收到触发信号后，读取RAM中的采样数据。该装置在数据更新信号产生后，存储相应的采样数据，也即RAM中只存储更新信号产生后的采样数据，保证RAM中存储的采样数据的准确性，接着CPU接收触发信号后读取RAM中的采样数据，该采样数据即为对应延时下所需的采样数据，保证CPU读取采样数据的准确性。

Description

采样延时控制装置及变流器谐振抑制控制系统
技术领域
本发明涉及一种采样延时控制装置及变流器谐振抑制控制系统，属于变流器并网控制技术领域。
背景技术
变流器一般采用PWM调制技术，开关器件的通断将会产生高次谐波，高次谐波注入电网将会导致电网质量的急剧下降。为了提高并网电流质量，避免高次谐波注入电网影响电网中敏感设备的正常运行，通常会在变流器中加入LC或LCL滤波环节，由于滤波器固有谐振频率的存在，会导致变流器在谐振频率处无法稳定运行，特别是为了提高系统的整体容量，将多个变流器并联运行的情况，在并联的情况下，由于电网阻抗的存在，各个变流器将相互耦合在一起，从而互相影响，可能会加重系统谐振。
针对谐振问题，常用的谐振抑制方案包括无源阻尼方案和有源阻尼方案，无源阻尼方案是通过在系统中添加实际的阻尼电阻来抑制谐振，有源阻尼方案是采用适当的闭环控制策略来抑制谐振使系统稳定，有源阻尼策略的常用的反馈量有电容电流和电容电压，而电容电流会增加系统成本，对采用LC滤波的变流器基于电容电压的有源阻尼方案不会增加成本，但应用时需根据实际情况来调整电容电压的参与控制的延时时间，从而达到负反馈控制的效果，实现对谐振的抑制作用。为满足基于电容电压反馈的谐振抑制功能实现，有必要对电容电压采样延时进行控制，以达到谐振抑制效果。
现有技术中，对采样数据延时时间的控制一般都是对所有的采样数据进行存储，读取延时时刻所对应的采样数据，然而数据在进行存储时，需要将所读取的数据写入存储器中，写入数据占用了一定的时间，导致写入的数据的时刻与读取的时刻有一定的偏差，而且将所有的采样数据进行存储，那么需要依次写入所有的采样数据，导致时间偏差越来越大，进而导致延时时刻所读取的采样数据并不是真正的延时时刻的采样数据，使得采样延时控制偏差过大，准确度低，最终导致谐波抑制控制效果差。
发明内容
本发明的目的在于提供一种采样延时控制装置，用以解决现有延时控制装置控制偏差过大，准确度低的问题；同时还提供一种变流器谐振抑制控制系统，用以解决现有谐波抑制控制效果差的问题。
为实现上述目的，本发明提出一种采样延时控制装置，包括：
FPGA和CPU；
FPGA内置时钟产生触发信号和数据更新信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，且数据更新信号超前于触发信号；数据更新信号产生时，将采样数据存储到RAM中；触发信号用于发送给CPU；
CPU接收到触发信号后，读取RAM中的采样数据。
有益效果是：该装置在数据更新信号产生后，存储相应的采样数据，也即RAM中只存储更新信号产生后的采样数据，保证RAM中存储的采样数据的准确性，接着CPU接收触发信号后读取RAM中的采样数据，该采样数据即为对应延时下所需的采样数据，保证CPU读取采样数据的准确性，并且周期长度可以根据延时长度进行调节，使得延时控制更加灵活。
进一步的，为了提高采样数据的准确性和稳定性，避免RAM中读写数据的冲突，CPU接收到触发信号后，首先置读取标志位，使RAM仅接受读操作，读取RAM中的采样数据，然后置写入标志位，使RAM仅接受写操作。
进一步的，CPU为DSP。
进一步的，触发信号为DSP的外部中断信号。
进一步的，DSP中可以记录多个延时周期内的采样数据，并且DSP读取RAM中的采样数据后，更新当前周期、前一个周期、…、前n个周期的采样数据。
进一步的，为了实现数据的转换，FPGA连接AD转换器。
进一步的，为了实现数据的共享，RAM为双口RAM。
另外，本发明还提出一种变流器谐振抑制控制系统，包括采样延时控制装置，采样延时控制装置包括：
FPGA和CPU；
FPGA内置时钟产生触发信号和数据更新信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，且数据更新信号超前于触发信号；数据更新信号产生时，将电容电压采样数据存储到RAM中；触发信号用于发送给CPU；
CPU接收到触发信号后，读取RAM中的电容电压采样数据；将读取的电容电压采样数据上传用于谐振抑制的控制。
有益效果是：该系统中的采样延时控制装置在数据更新信号产生后，存储相应的电容电压采样数据，也即RAM中只存储更新信号产生后的电容电压采样数据，保证RAM中存储的电容电压采样数据的准确性，接着CPU接收触发信号后读取RAM中的电容电压采样数据，该电容电压采样数据即为对应延时下所需的采样数据，保证CPU读取电容电压采样数据的准确性，提高谐波抑制的控制效果，满足谐振抑制功能实现的需要,并且周期长度可以根据谐振抑制效果进行调节，使得延时控制更加灵活。
进一步的，为了提高采样数据的准确性和稳定性，避免RAM中读写数据的冲突，CPU接收到触发信号后，首先置读取标志位，使RAM仅接受读操作，读取RAM中的电容电压采样数据，然后置写入标志位，使RAM仅接受写操作。
进一步的，CPU为DSP。
附图说明
图1为本发明采样延时控制装置的结构简图；
图2为本发明采样延时控制装置的采样时延实现时序。
具体实施方式
采样延时控制装置实施例：
本实施例提出的采样延时控制装置，包括如图1所示，FPGA和CPU，本实施例中，CPU为DSP，也即采样延时控制装置包括FPGA芯片和DSP芯片，FPGA芯片与DSP芯片连接。FPGA芯片用于采样数据；DSP芯片，用于从FPGA芯片获取采样数据。当然，本发明对CPU的具体实现方式并不做限制，只要实现CPU相应的功能即可。
本实施例中，该采样延时控制装置还包括AD转换器(也即A/D采样芯片)，用于将模拟量转换为数字量，AD转换器与FPGA芯片连接，FPGA芯片周期性的接收AD转换器的采样数据，以供FPAG芯片对数字量的采样数据进行采样以及DSP芯片对采样数据的读取，作为其他实施方式，在数据形式不限定的情况下，AD转换器也可以没有。
FPGA芯片内置有时钟以及RAM，时钟用于产生如图2所示的触发信号和数据更新信号，t1、t5、t6、t7为触发信号产生的时刻，t4为产生数据更新时刻的信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，具体为周期长度等于延时长度，且数据更新信号超前于触发信号；数据更新信号产生时，将采样数据存储到RAM中；触发信号产生后发送给DSP芯片；
DSP芯片接收到触发信号后，为了避免读写冲突，首先将RAM的采样标志位置为读取标志位，t2为将RAM的采样标志位置为读取标志位的时刻，使得RAM仅接收读操作，DSP芯片读取并记录RAM中存储的采样数据，之后将RAM的采样标志位置为写入标志位，t3为将RAM的采样标志位置为写入标志位的时刻，使RAM仅接收写操作，待产生下一个周期的数据更新信号时，再次将采样数据存储到RAM中；下一个周期的触发信号产生后，DSP芯片继续读取采样数据并记录；
DSP芯片中一般只记录几个周期的采样数据，当DSP芯片读取RAM中的采样数据后，更新当前周期、前一个周期、…、前n个周期的采样数据。
当然，在保证不会出现读写冲突的情况下，DSP芯片直接读取RAM中存储的采样数据即可。
本实施例中，触发信号为DSP的外部中断信号，FPGA芯片将外部中断信号发送至DSP芯片的GPI018管脚，DSP芯片检测到外部中断信号时，执行中断函数，当然，本发明对触发信号的类型不做限制，只要可以实现接收到触发信号后的过程即可。
本实施例中，为了实现数据的共享，RAM为双口RAM，作为其他实施方式，RAM也可以为动态RAM或者同步动态RAM，本发明对RAM的具体实施方式不做限制，只要实现相应的功能即可。
本实施例中，读取标志位为1，写入标志位为0，当然，这只是人为设定的，也可以设定为其他可识别，可区分的语言。并且根据需要，DSP芯片中保留四个周期的采样数据，当然，也可以根据需要保留一个、两个或者更多周期的采样数据。
具体实现过程如下：
FPGA芯片以10μs的周期从A/D芯片读取采样数据；
FPGA芯片以10ns的时钟周期进行计数，通过计时模块(即时钟)产生5kHz(即周期为200μs)的外部中断信号，并将外部中断信号发送到DSP芯片的GPIO18管脚，在外部中断信号产生的前15μs这一时刻将采样数据更新到双口RAM；
DSP芯片检测到GPIO18管脚电平为下降沿时，触发外部中断并开执行中断函数；DSP芯片进入中断函数后首先将双口RAM的采样标志位置为1，然后从双口RAM读取采样数据，读取完毕后将采样标志位置为0；
DSP芯片中定义四个变量：AD_0、AD_1、AD_2、AD_3，分别用于记录当前读取的采样数据、延时1个周期读取的采样数据、延时2个周期读取的采样数据、延时3个周期读取的采样数据，DSP芯片中依次执行以下逻辑：
AD_3＝AD_2；
AD_2＝AD_1；
AD_1＝AD_0；
Read_AD()。
根据采样延时的需求(可以时记录的周期内的任意一个周期)，将对应延时下的采样数据进行输出。
变流器谐振抑制控制系统实施例：
本实施例提出的变流器谐振抑制控制系统，包括采样延时控制装置，采样延时控制装置包括：
FPGA和CPU；
FPGA内置时钟产生触发信号和数据更新信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，且数据更新信号超前于触发信号；数据更新信号产生时，将电容电压采样数据存储到RAM中；触发信号用于发送给CPU；
CPU接收到触发信号后，读取RAM中的电容电压采样数据；将读取的电容电压采样数据上传于该控制系统中的控制模块进行闭环控制，控制模块分析后输出控制指令给半导体器件，半导体器件执行相应的指令后实现谐振抑制的控制，进而实现变流器谐振抑制功能。
采样延时控制装置具体组成、连接关系以及工作过程在上述采样延时控制装置实施例中已经介绍，这里不做过多赘述。

Claims (10)

1.一种采样延时控制装置，其特征在于，包括：
FPGA和CPU；
FPGA内置时钟产生触发信号和数据更新信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，且数据更新信号超前于所述触发信号；所述数据更新信号产生时，将采样数据存储到RAM中；所述触发信号用于发送给CPU；
CPU接收到所述触发信号后，读取RAM中的采样数据。
2.根据权利要求1所述的采样延时控制装置，其特征在于，CPU接收到所述触发信号后，首先置读取标志位，使RAM仅接受读操作，读取RAM中的采样数据，然后置写入标志位，使RAM仅接受写操作。
3.根据权利要求1或2所述的采样延时控制装置，其特征在于，所述CPU为DSP。
4.根据权利要求3所述的采样延时控制装置，其特征在于，所述触发信号为DSP的外部中断信号。
5.根据权利要求3所述的采样延时控制装置，其特征在于，所述DSP读取RAM中的采样数据后，更新当前周期、前一个周期、…、前n个周期的采样数据。
6.根据权利要求1或2所述的采样延时控制装置，其特征在于，所述FPGA连接AD转换器。
7.根据权利要求1或2所述的采样延时控制装置，其特征在于，所述RAM为双口RAM。
8.一种变流器谐振抑制控制系统，包括采样延时控制装置，其特征在于，所述采样延时控制装置包括：
FPGA和CPU；
FPGA内置时钟产生触发信号和数据更新信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，且数据更新信号超前于所述触发信号；所述数据更新信号产生时，将电容电压采样数据存储到RAM中；所述触发信号用于发送给CPU；
CPU接收到所述触发信号后，读取RAM中的电容电压采样数据；将读取的电容电压采样数据上传用于谐振抑制的控制。
9.根据权利要求8所述的变流器谐振抑制控制系统，其特征在于，CPU接收到所述触发信号后，首先置读取标志位，使RAM仅接受读操作，读取RAM中的电容电压采样数据，然后置写入标志位，使RAM仅接受写操作。
10.根据权利要求8或9所述的变流器谐振抑制控制系统，其特征在于，所述CPU为DSP。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113568339A (zh) * 2021-07-15 2021-10-29 许继电气股份有限公司 一种变流器固定延时控制方法及装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055479A (zh) * 2007-05-29 2007-10-17 北京中星微电子有限公司 一种实现非时钟控制寄存器数据更新的系统及方法
CN101202446A (zh) * 2007-06-25 2008-06-18 耿华 有源电力滤波器的延时处理方法及系统
CN105137855A (zh) * 2015-07-29 2015-12-09 哈尔滨工业大学 多板卡同步读取电容传感器的实现方法
CN105633964A (zh) * 2016-03-01 2016-06-01 天津中科华瑞电气技术开发有限公司 一种apf电流控制方法及系统
CN108009105A (zh) * 2016-10-31 2018-05-08 深圳市中兴微电子技术有限公司 一种基于串行Flash控制器接收数据的方法及装置
US20180269892A1 (en) * 2017-03-14 2018-09-20 Kabushiki Kaisha Toshiba Analog to digital converter and wireless communication device
CN109901472A (zh) * 2019-03-20 2019-06-18 电子科技大学 一种基于fpga的顺序等效采样系统
CN109901429A (zh) * 2019-03-04 2019-06-18 京微齐力(深圳)科技有限公司 一种延时控制方法、采样控制方法及装置、采样系统

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055479A (zh) * 2007-05-29 2007-10-17 北京中星微电子有限公司 一种实现非时钟控制寄存器数据更新的系统及方法
CN101202446A (zh) * 2007-06-25 2008-06-18 耿华 有源电力滤波器的延时处理方法及系统
CN105137855A (zh) * 2015-07-29 2015-12-09 哈尔滨工业大学 多板卡同步读取电容传感器的实现方法
CN105633964A (zh) * 2016-03-01 2016-06-01 天津中科华瑞电气技术开发有限公司 一种apf电流控制方法及系统
CN108009105A (zh) * 2016-10-31 2018-05-08 深圳市中兴微电子技术有限公司 一种基于串行Flash控制器接收数据的方法及装置
US20180269892A1 (en) * 2017-03-14 2018-09-20 Kabushiki Kaisha Toshiba Analog to digital converter and wireless communication device
CN109901429A (zh) * 2019-03-04 2019-06-18 京微齐力(深圳)科技有限公司 一种延时控制方法、采样控制方法及装置、采样系统
CN109901472A (zh) * 2019-03-20 2019-06-18 电子科技大学 一种基于fpga的顺序等效采样系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
单玉洁等: "一种基于FPGA的高精度相控信号源的实现方法", 《声学与电子工程》 *
逄锦昊等: "基于FPGA的多路高速数据传输同步时延测量系统", 《电子器件》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113568339A (zh) * 2021-07-15 2021-10-29 许继电气股份有限公司 一种变流器固定延时控制方法及装置
CN113568339B (zh) * 2021-07-15 2023-03-21 许继电气股份有限公司 一种变流器固定延时控制方法及装置

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