CN113540101A - 用于图案化的方法以及存储器结构 - Google Patents

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Abstract

本公开描述了一种用于存储单元中的条带区域的图案化工艺，用于移除多晶硅线之间的材料。图案化工艺包括：在插入第一多晶硅栅极结构和第二多晶硅栅极结构之间的多晶硅层的顶部上形成的皮层中沉积第一硬掩模层；在第一硬掩模层上沉积第二硬掩模层。图案化工艺还包括：执行第一蚀刻以从皮层移除第二硬掩模层和第二硬掩模层的一部分；执行第二蚀刻以从皮层移除第一硬掩模层；以及执行第三蚀刻以移除未被第一硬掩模层和第二硬掩模层覆盖的多晶硅层，以在第一多晶硅栅极结构和第二多晶硅栅极结构之间形成间隔。本发明的实施例还涉及用于图案化的方法以及存储器结构。

Description

用于图案化的方法以及存储器结构
技术领域
本发明的实施例涉及用于图案化的方法以及存储器结构。
背景技术
非易失性存储器件(例如闪存)广泛用于各种电子器件或仪器(例如， 计算机、手机、平板电脑、数码相机、科学仪器等)中，以存储数据和/或 编程指令，其可以随后被读取、擦除、编程和在断电时被保存。因此，非 易失性存储器(NVM)单元是现代芯片的重要元件。
发明内容
根据本发明实施例的一个方面，提供了一种用于图案化的方法，包括： 在衬底上形成具有第一宽度的第一多晶硅线和具有第二宽度的第二多晶硅 线，其中，第一多晶硅线和第二多晶硅线由多晶硅层间隔开，并且第一多 晶硅线和第二多晶硅线中的每一个包括宽于第一宽度和第二宽度的接触区 域；在第一多晶硅线、第二多晶硅线的接触区域和多晶硅层上沉积掩模层； 用干法蚀刻工艺从多晶硅层蚀刻掩模层，以移除掩模层的部分并暴露出多 晶硅层的第一部分；用湿法蚀刻工艺从多晶硅层蚀刻掩模层的未移除部分， 以暴露出多晶硅层的比第一部分大的第二部分，其中，第二部分比插入在 第二多晶硅线的接触区域和第一多晶硅线之间的多晶硅层窄；以及移除多 晶硅层的暴露的第二部分，以在第二多晶硅线的接触区域和第一多晶硅线 之间形成间隔。
根据本发明实施例的另一个方面，提供了一种用于图案化的方法，包 括：在插入在第一多晶硅栅极结构和第二多晶硅栅极结构之间的多晶硅层 的顶部上形成的皮层中沉积第一硬掩模层；在第一硬掩模层上沉积第二硬 掩模层，其中，第一硬掩模层和第二硬掩模层覆盖皮层的侧壁和底表面； 执行第一蚀刻以从皮层的第一侧壁移除第二硬掩模层和第一硬掩模层的部 分；执行第二蚀刻以从第一侧壁和皮层的底表面移除第二硬掩模层；以及 执行第三蚀刻以移除未被第一硬掩模层和第二硬掩模层覆盖的多晶硅层， 以在第一多晶硅栅极结构和第二多晶硅结构之间形成间隔。
根据本发明实施例的又一个方面，提供了一种存储器结构，包括：衬 底；第一多晶硅线和第二多晶硅线，彼此平行地设置在衬底上，第一多晶 硅线和第二多晶硅线中的每一个包括接触区域和非接触区域，其中，每个 接触区域比每个非接触区域宽，并且其中，第一多晶硅线的接触区域相对 于第二多晶硅线的接触区域偏移；多晶硅层，设置在第一多晶硅线的非接 触区域的侧壁上并与第二多晶硅线的接触区域相对；在多晶硅层和第二多 晶硅线的接触区域之间的空间；以及接触件，设置在第二多晶硅线的接触 区域上。
附图说明
当与附图一起阅读时，根据以下详细描述可以最佳地理解本公开的各 方面。
图1A和图1B是根据一些实施例的在存储器单元的条带区域中的多晶 硅线的俯视图。
图2A是根据一些实施例的在存储器单元的条带区域中的多晶硅线的 截面图。
图2B是根据一些实施例的在条带区域之外的存储器单元区域中的多 晶硅线的截面图。
图2C是根据一些实施例的在存储器单元的条带区域中的多晶硅线的 截面图。
图3是根据一些实施例的用于移除存储器单元的条带区域中的多晶硅 材料的图案化方法的流程图。
图4是根据一些实施例的在用于移除存储器单元的条带区域中的多晶 硅材料的图案化方法期间的中间结构的截面图。
图5A、图5B和图5C是根据一些实施例的用于分别在存储器单元的 条带区域中、在条带区域之外的存储器单元区域中以及在存储器单元之外 的区域中移除多晶硅材料的图案化方法期间的中间结构的截面图。
图6A和图6B是用于分别在存储器单元的条带区域中和在条带区域之 外的存储器单元区域中移除多晶硅材料的图案化方法期间的中间结构的截 面图。
图7A和图7B是用于分别在存储器单元的条带区域中和在条带区域之 外的存储器单元区域中移除多晶硅材料的图案化方法期间的中间结构的截 面图。
图8A、图8B和图8C是根据一些实施例的用于分别在存储器单元的 条带区域中、在条带区域之外的存储器单元区域中以及在存储器单元之外 的区域中移除多晶硅材料的图案化方法期间的中间结构的截面图。
图9A、图9B和图9C是根据一些实施例的用于分别在存储器单元的 条带区域中、在条带区域之外的存储器单元区域中以及在存储器单元之外 的区域中移除多晶硅材料的图案化方法期间的中间结构的截面图。
图10A是根据一些实施例的形成在存储器单元的条带区域上的接触件 的截面图。
图10B是根据一些实施例的形成在条带区域之外的存储器单元区域中 的接触件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施 例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些 仅仅是实例，而不旨在限制本发明。例如，在下面的描述中，在第二特征 上形成第一特征可以包括第一特征和第二特征形成为直接接触的实施例， 并且还可以包括在第一特征和第二特征之间设置附加特征使得第一特征和 第二特征不直接接触的实施例。另外，本公开可以在各个实例中重复参考 数字和/或字母。这种重复本身并不指示所讨论的各种实施例和/或配置之间 的关系。
此外，为了便于描述，在本文中可以使用空间相对术语，诸如“在...... 之下”、“在......下方”、“下部”、“在上方”、“上部”等，以描述一 个元素或特征与另外一个或多个元素或一个或多个特征的如图所示的关系。 除了在图中描绘的定向之外，空间相对术语还旨在涵盖器件在使用或操作 中的不同定向。器件可以以其他方式定向(旋转90度或在其他方位上)， 而本文使用的空间相对描述符可以同样地作出相应的解释。
如本文所使用的，术语“标称”是指在产品或工艺的设计阶段中设置 的，用于元件或过程操作的特征或参数的期望值或目标值，以及高于和/或 低于期望值的值的范围。值的范围可以归因于制造过程和/或公差的微小变 化。
在一些实施例中，术语“大约”和“基本上”可以表示在值的5％之 内变化(例如，值的±1％、±2％、±3％、±4％、±5％)的给定量的值。 这些值仅是示例而不旨在进行限制。术语“大约”和“基本上”可以指根 据本文的教导，由相关领域的技术人员解释的值的百分比。
闪存是一种非易失性存储器，可以将信息存储在由浮栅晶体管制成的 存储器单元的阵列中。每个存储器单元类似于金属氧化物半导体场效应晶 体管(MOSFET)，不同之处在于该晶体管具有两个栅极而不是一个。存 储器单元用作电开关，其中，电流在两个端(例如，源极和漏极)之间流 动，并且该存储器单元由多晶硅制成的浮置栅极(FG)和控制栅极(CG) 控制。CG与其他MOS晶体管中的栅极相似，但在其下方，FG周围被氧 化物层完全绝缘。FG插入在CG和MOSFET沟道之间。由于FG通过其绝 缘层进行电隔离，因此会捕获置于其上的电子。当FG中充电有电子时， 该电荷会对CG屏蔽电场，从而增加了存储器单元的阈值电压(VT1)。如 果FG中存在电荷，则必须向CG施加更高的电压(VT2)以使沟道导电。 为了从晶体管读取值，将阈值电压(VT1和VT2)之间的中间电压施加到 CG。如果沟道在该中间电压下导电，则认为FG未被充电，因为如果其已 被充电，则在源极和漏极端之间的沟道中不会有电流流动。在这种情况下， 可以根据FG的这种状态来解释逻辑“1”。如果沟道在中间电压下不导电， 则这种情况表明FG已被充电；在此，可以根据FG的这种状态来解释逻辑 “0”。当在CG上施加中间电压时，通过确定是否有电流流过晶体管来“感 测”FG上电荷的存在。在每个单元存储一个以上的位的多级单元器件中， 可以感测电流的量(相对于简单地确定是否存在或不存在电流)，以便更 精确地确定FG上的电荷水平。
在闪存单元区域内，晶体管栅极形成为密集封装的线，称为多晶硅线。 多晶硅线彼此平行并且以间距分开。通过在CG多晶硅线的充当接触接合 焊盘的区域上形成的接触件来实现对多晶硅线的CG部分施加电压。这些 接触接合焊盘比多晶硅线的其余部分宽，以促进接触件的形成，并且这些 接触接合焊盘被称为“接触区域”或“条带区域”。根据一些实施例，在 两个相邻的多晶硅线之间的带位置处间距最窄。
随着每一代(节点)技术的发展，相邻多晶硅线之间的间距都会减小， 从而增加了存储器单元的密度并提高了存储器件的存储容量。结果，相邻 多晶硅线之间的区域在图案化方面变得越来越具有挑战性——例如选择性 地移除任何沉积的材料(例如，多晶硅)。这对于相邻线之间的多晶硅线 间距最窄的条带区域来说至关重要。在紧密封装的多晶硅线之间留下的残 留物可能会导致“桥接”，从而导致电气短路。
为了解决上述缺点，本公开涉及一种图案化工艺，该图案化工艺移除 了存储器单元条带区域附近的多晶硅线之间的多余材料，并减少了(或消 除了)移除工艺所留下的残留物。在一些实施例中，残留物的减少(或消 除)是通过光刻和蚀刻工艺来完成的，这些工艺有利于在紧密间隔的相邻 多晶硅线之间移除多余材料的过程。
图1A是存储器单元(例如，闪存单元)100A的局部俯视图，其中， 多晶硅线110以标称间距d彼此平行地形成。多晶硅线110以较宽部分(例 如，条带区域或接触区域120)为特征，以利于形成图1A中未示出的接触 件。在一些实施例中，在接触区域120附近的相邻多晶硅线之间的间距从 d减小到d’。在一些实施例中，d’是两条相邻的多晶硅线110之间的最小间距。在一些实施例中，如图1A所示，接触区域120有意地在y方向上 偏移，以允许相邻的多晶硅线110之间的间距d更紧密。此外，该设计允 许所形成的接触件被充分地分开，以避免接触件之间的桥接。存储器单元 100的布局不限于图1A的描绘，并且替代的布局是可能的。例如，如图1B 所示，对于存储器单元100B和100C，来自相邻多晶硅线110的接触区域120可以形成为不具有y方向上的偏移。图1B所示的布局在本公开的精神 和范围内，并且本文所述的实施例同样适用于布局100A、100B和100C或 其变型。
每条多晶硅线110代表在闪存单元内形成的若干晶体管之间共享的 栅极堆叠结构。此外，每条多晶硅线110包括图1A和图1B中未示出的 CG和FG结构。CG和FG结构均由多晶硅制成，并且定位成彼此平行。 如图1A和图1B所示，多晶硅线沿y方向纵向延伸。为了简单起见，在图 1A和图1B中仅示出了存储器单元100A-C的选择性元件，而未示出其他 的元件、特征或层。这些其他层包括但不限于：隔离区域、覆盖层、间隔 件、附加的多晶硅特征(例如，擦除栅极)、掺杂区、介电层、接触件等。 这些其他元件、特征或层在本公开的精神和范围内。
在一些实施例中，取决于单元布局，间距d的范围在大约400nm至 500nm之间，而间距d’的范围在大约200nm至大约300nm之间。前述 范围不是限制性的，并且间距d和d’的其他值或范围是可能的。这些其 他值或范围在本公开的精神和范围内。在一些实施例中，间距d和d’由 特定技术节点设置的设计规则支配。参考图1A，多晶硅线110的接触区域 120在y方向上偏移距离L，该距离大于间距d’。作为实例而非限制，距 离L可以为大约600nm。在指定的接触区域120内的多晶硅线110上形成 栅极接触件。每个栅极接触件允许同时控制多个晶体管栅极。换句话说， 可以将若干栅极结构“捆绑”在一起，并用相同的信号进行控制。接触区 域120也可以被称为“条带”或“条带位置”。在一些实施例中，形成在 接触区域120中的接触件例如向晶体管的CG提供字线电信号。
作为实例而非限制，图2A是两个相邻的多晶硅线/栅极结构110A和 110B的截面图。在一些实施例中，图2A是在栅极结构110B上形成CG接 触件之前沿切割线A-B截取的图1A的截面图。如以上关于图1A和图1B 所讨论的，在接触区域120附近，多晶硅线/栅极结构中的一个比另一个宽。 在图2A的实例中，栅极结构110B比栅极结构110A宽，因为图2A是沿着栅极结构110B的接触区域120截取的截面图。每个栅极结构包括CG和 通过介电层210隔离的一个或多个FG。此外，栅极结构110A和110B中 的每个CG通过氮化物层220隔离。作为实例而非限制，氮化物层220可 以包括氮化硅，并且介电层210可以包括氧化硅。在一些实施例中，如图 2A所示，在半导体衬底230上形成栅极结构110A和110B。在其他实施例 中，栅极结构110A和110B形成在诸如浅沟槽隔离区域的隔离区域上。在 一些实施例中，形成在接触区域120之外(例如，在条带区域之外和在存 储器单元内)的区域中的栅极结构可以看起来不同于栅极结构110A或 110B。例如，对于栅极结构110C和110D，如图2B所示，这样的栅极结构可以以这样的单个FG为特征：其在X方向上沿着CG的整个宽度延伸。
参考图2A，栅极结构110A和110B被多晶硅层200分开，该多晶硅 层横向填充栅极结构110A和110B的“内部”侧壁表面之间的空间。由于 栅极结构110A和110B之间的间距d’，多晶硅层200以皮层240为特征， 该皮层的宽度w在大约30nm至大约50nm之间，并且高度h在大约50nm 至大约70nm之间。在一些实施例中，皮层240的纵横比取决于栅极结构 110A和110B之间的间距d’。例如，随着间距d’减小(例如，d’<<d)， 皮层240的纵横比增大。相反，随着间距d'增大(例如，d'≈d)，皮层的 纵横比减小(例如，纵横比可以小于大约1)，如图2B中的皮层240'所示， 其中，相邻栅极结构110C和110D之间的间距等于d。在一些实施例中， 图2A所示的皮层240的纵横比(h/w)(例如，在接触区域120附近)在 大约2.3至大约1之间的范围内。在一些实施例中，图2B中所示的皮层240' (例如，在接触区域120之外)以较不积极的纵横比(a less aggressive aspect ratio，侵略性较低的纵横比)(例如，具有小于大约1的纵横比)比皮层 240宽(例如，比其宽大约50nm)。
另外，在栅极结构110A和110B的“外侧”侧壁表面上形成擦除栅 极(EG)结构。EG结构由多晶硅形成，类似于如上文所讨论的CG和FG。 在一些实施例中，随后蚀刻多晶硅层200以在间距d’内形成间隔。
在一些实施例中，图2C是沿着切割线C-D截取的图1B所示的存储器 单元100B的栅极结构110A’和110B’的截面图。由于存储器单元100B 和100A之间的布局差异，关于栅极结构110A’和110B’，图2C的截面 图看起来不同于图2A的截面图。例如，切割线C-D横穿栅极结构110A’ 和110B’两者的接触区域120；因此，在切割线C-D的位置处，栅极结构 110A’和110B’沿x方向具有基本相等的宽度。在图2C中，类似于图2A， 如上文所讨论的，由于间距d’，设置在栅极结构110A’和110B’之间的 多晶硅层200以皮层240为特征。
在一些实施例中，沿着相邻多晶硅线110的接触区域120的存储器单 元100C的横截面图看起来类似于图2C。
在一些实施例中，图2A和图2C是用于本文描述的实施例的前体结构 (例如，起始结构)，其可以等同地应用于存储器单元布局100A/B/C及其 变型。为简单起见并且在不脱离本公开的精神和范围的情况下，将关于存 储器单元100A描述本文所述的实施例。
图3是根据一些实施例的对图1A所示的栅极结构110A和110B之间 的接触区域120附近的图案化工艺进行描述的制造方法300的流程图。可 以在方法300的各种操作之间执行其他制造操作，并且仅为了清楚和便于 描述起见可以将其省略。这些各种操作在本公开的精神和范围内。另外， 可以并非需要所有操作来执行本文提供的公开。某些操作可以同时执行， 或以与图3所示顺序不同的顺序执行。在一些实施例中，除了或代替当前 描述的操作，可以执行一个或多个其他操作。将参考图4至图9C描述方法 300。
参考图3，方法300开始于操作310以及在由多晶硅层分开的栅极结 构(诸如由图2A所示的多晶硅层200分开的栅极结构110A和110B)上 形成氧化物和氮化物层的过程。在一些实施例中，形成氧化物层之后形成 氮化物层。氧化物和氮化物层共同形成硬掩模堆叠件，其有利于多晶硅层 200的图案化工艺。作为实例而非限制，氧化物层400可以是在大约
Figure BDA0003056411930000082
下热生长至大约30nm至大约40nm之间的厚度的氧化硅(SiO2)。氮化 物层410可以包括在大约
Figure BDA0003056411930000081
下和以大约10nm至20nm之间的厚度生 长的氮化硅(Si3N4)或氧氮化硅(SiON)。在一些实施例中，氮化物层 410通过基本共形工艺(诸如化学气相沉积工艺(CVD))来沉积。前述 材料、厚度和生长条件没有限制，并且其他材料、厚度和生长条件也是可 能的。这些其他材料、厚度和生长条件在本公开的精神和范围内。
图4示出了根据一些实施例的在根据操作310沉积氧化物层400和氮 化物层410之后的栅极结构110A和110B。在一些实施例中，如图4所示， 氧化物层400和氮化物层410覆盖皮层240的侧壁和底表面，而不填充皮 层240。
参考图3，方法300继续操作320以及在氮化物层410上形成图案化 的光刻胶层的过程。在一些实施例中，在沉积光刻胶层之前，在光刻胶层 和氮化物层410之间插入底部抗反射涂层(BARC)。BARC层在光刻胶层 的图案化过程中抑制光反射。此外，BARC层使光刻胶图案化过程中不期 望的驻波生成最小化。驻波会增大所得图案化光刻胶结构的边缘和侧壁粗 糙度。另外，BARC层通过充当填充剂来填充下面的层(诸如皮层240)中 的小缺陷，从而形成平坦表面，在该平坦表面上可以形成光刻胶层。作为 实例而非限制，BARC层可以是包括碳、氢和氧的有机化合物。在一些实 施例中，将BARC层以大约160nm的厚度旋涂在图4所示的栅极结构110A 和110B上。图5A示出了在氮化物层410上形成BARC层500和图案化的光刻胶层510之后的所得结构。在一些实施例中，图案化的光刻胶层510 具有大约120nm的厚度。BARC层500和光刻胶层510的前述厚度不是限 制性的，并且其他厚度也在本公开的精神和范围内。
在一些实施例中，氧化物层400和氮化物层410的形成(如关于操作 310所述)以及BARC层500和图案化的光刻胶层510的形成(如关于操 作320所述)不限于接触区域120。换句话说，可以在整个芯片区域(包 括存储器单元的整个区域和芯片的逻辑区域)上同时形成前述氧化物、氮 化物和光刻层(例如，BARC层500和图案化的光刻胶层510)。例如，图 5B示出了根据图2B所示的结构(例如，在接触区域120之外的存储器单 元内的区域)上的操作310和320的氧化物层400、氮化物层410、BARC 层500和图案化的光刻胶层510的形成。因此，图5C示出了沉积在存储器 单元之外的芯片的逻辑区域中的氧化物层400、氮化物层410、BARC层500 和光刻胶层510。如图5C所示，并且在操作320期间，根据一些实施例， 不对芯片的逻辑区域上的光刻胶层510进行图案化。这是有意的，因为在 后续操作期间在逻辑区域中没有形成任何部件。
参考图3，方法300继续操作330和蚀刻BARC层以形成开口600的 过程，以在多晶硅层200上暴露出氮化物层220的一部分，如图6A所示。 在一些实施例中，可以在接触区域120之外的存储器单元的其他位置同时 形成附加的开口(例如，类似开口600)——例如，如图6B所示，其中在 栅极结构110C和110D之间形成开口600'。在一些实施例中，由于在栅极 结构110A和110B之间的有限间距d’，与在接触区域120之外形成的其 他开口(例如600’)相比，开口600可以具有沿x方向的较短宽度600w。 例如，图6A中所示的600w(例如，在接触区域120内)可以等于或小于 在接触区域120之外的存储器单元的不同区域中形成的600’w(图6B)。 此外，图6A中所示的开口600暴露出皮层240的侧壁部分和底表面部分， 这在后续操作中可能更具挑战性。相反，图6B中的开口600’仅暴露出皮 层240’的底表面部分，这在后续操作中可能对蚀刻的挑战性较小。
在一些实施例中，在存储器单元区域中形成开口600和600’期间， 芯片的逻辑区域仍然被BARC层500和光刻胶层510掩盖，如图5C所示。 因此，在方法300的操作330期间，在芯片的逻辑区域中没有形成开口。
参考图3和图7A，方法300继续操作340以及通过开口600移除氮化 物层410和下面的氧化物层400的暴露部分的过程，以在栅极结构110A 和110B之间暴露出多晶硅层200。在一些实施例中，在操作340期间，在 存储器单元的已经形成开口(诸如开口600')的其他位置，还移除了氮化 物层410和氧化物层400的暴露部分——例如，如图6B所示。与开口600'暴露出皮层240'中的单个水平表面的一部分的图6B相反，图7A中示出的 在接触区域120附近蚀刻氮化物层410和氧化物层400可能更具挑战性， 因为开口600暴露出皮层240中的垂直和水平表面的组合。在一些实施例 中，如图7A所示，通过开口600蚀刻氮化物层410和下面的氧化物层400 引致氧化物层400的未蚀刻部分。这是不期望的，因为在皮层240中存在残留氧化物层可能对随后移除多晶硅层200是有害的。例如，皮层240中 的残留氧化物层可以引致多晶硅残留物(例如，多晶硅层200的未蚀刻部 分)、桥接(例如，电气短路)或其组合。在一些实施例中，如图7B所示， 操作340通过接触区域120之外的存储器单元区域中的开口600'完全移除 氮化物层410和下面的氧化物层400的暴露部分。
在一些实施例中，在操作340中使用的蚀刻工艺包括干法蚀刻工艺， 干法蚀刻工艺被优化以从皮层240充分移除氮化物层410和氧化物层400。 在一些实施例中，蚀刻工艺包括二氟甲烷(CH2F2)、六氟化硫(SF6)、 氦气(He)、氮气(N2)等的混合物。在一些实施例中，在蚀刻化学品中 添加N2可以提高硅-氮化物的选择性——例如，从大约1:1至大约1:6。因此，在蚀刻过程中有效地移除了氮化物层410，并且当暴露于蚀刻化学品 时蚀刻了较少的多晶硅。作为实例而非限制，氧化物-氮化物的选择性为大 约1:2。
根据一些实施例，CH2F2流量为大约50sccm，SF6流量为大约20sccm， He流量为大约100sccm，并且N2流量为大约20sccm至大约100sccm。 在一些实施例中，蚀刻过程的持续时间为大约32s，并且基于硅-氮化物和 氧化物-氮化物的选择性。在一些实施例中，调整蚀刻过程的持续时间，使 得移除80％的暴露的氧化物层400。在一些实施例中，在蚀刻过程中将大 约80伏的偏压施加到衬底230。此外，可以在大约
Figure BDA0003056411930000112
至大约
Figure BDA0003056411930000111
之间 的温度范围内执行蚀刻过程。前述蚀刻条件不是限制性的，并且其他蚀刻 条件也是可能的。这些其他蚀刻条件在本公开的精神和范围内。
根据一些实施例，对于低于大约20sccm的N2流量，硅-氮化物的选择 性差，并且多晶硅将与氮化物一起被蚀刻。结果，可能在多晶硅层200中 形成缺陷。另一方面，对于大于大约100sccm的N2流量，在蚀刻过程中 产生的聚合物会过早地使蚀刻过程停止，并且氮化物不能被充分地移除。
随后，利用“灰化”(例如，高温氧化工艺)移除光刻胶层510和BARC 层500，并且用稀释的氢氟酸(DHF)对栅极结构110A和110B实施湿法 蚀刻工艺，持续时间为大约20s，以确保移除了皮层240内的氧化物层400 的未蚀刻部分。在一些实施例中，前述DHF溶液中的水-HF比率为大约 100:1。
在湿法蚀刻过程中，不蚀刻氮化物层410，并且因此未移除被氮化物 层410(例如，在栅极结构110A/B和EG上)“掩盖”(例如，覆盖)的 氧化物层400，如图8A所示。在一些实施例中，由于湿法蚀刻工艺的蚀刻 各向同性，氧化物层400的暴露边缘800横向凹入(例如，形成“底切”)。 氧化层400中的底切也可能发生在存储器单元的其他位置，在所述其他位 置，氧化层400的边缘暴露在氮化物层410的下方。底切的量可以通过DHF 的稀释比和湿法蚀刻工艺的曝光时间(例如，持续时间)来控制。在一些 实施例中，可以在接触区域120之外的其他存储器单元区域中形成类似的 底切，在所述其他存储器单元区域，在湿法蚀刻工艺中暴露出氧化物层400， 如图8B中的氧化物层400的暴露边缘800’所示。
在一些实施例中，在图3所示的方法300的操作340之后，在芯片的 其他区域(例如，在逻辑区域中)执行附加的光刻和蚀刻操作以移除氮化 物层410和氧化物层400的一部分，如图8C所示。在这些光刻和蚀刻操作 期间，整个存储器单元区域被图8A和图8B中未示出的新鲜的BARC和光 刻胶层覆盖。随后，在图3所示的方法300的操作350之前，利用灰化工艺移除这些BARC和光刻胶层。
参考图3，方法300继续操作350以及蚀刻暴露的多晶硅层200的过 程，以在栅极结构110A和110B之间形成间隔或间距900，如图9A所示。 在多晶硅蚀刻之前，移除如图8A和图8B所示的氮化物层410。氮化物层 410的移除例如利用对氮化物层410有选择性的干法蚀刻工艺来实现。作 为实例而非限制，干法蚀刻工艺可以包括有机氟化学品，诸如具有氢或氧的四氟甲烷(CF4)、氟仿(CHF3)、1,1-二氟乙烷(CH3CHF2)或其组合。 也可以使用其他化学品，并且其也在本公开的精神和范围内。
如图9A和图9B所示，一旦移除了氮化物层410，则利用干法蚀刻工 艺移除(例如，蚀刻)未被氧化物层400掩盖的多晶硅层200的部分。在 一些实施例中，干法蚀刻工艺是各向异性的，使得可以控制多晶硅层200 的横向蚀刻(例如，在x方向上)。此外，干法蚀刻工艺对多晶硅层200 具有选择性。作为实例而非限制，干法蚀刻化学品可以在多晶硅层200和氧化物层400之间具有高于大约100:1的选择性。在一些实施例中，蚀刻 化学品包括CH2F2、SF6、He、N2等的混合物。作为实例而非限制，CH2F2流量可以为大约60sccm，SF6流量可以为大约45sccm，He流量可以为大 约150sccm，并且N2流量可以为大约68sccm。然而，前述条件不是限制 性的，并且可以使用其他条件。这些其他条件在本公开的精神和范围内。 在一些实施例中，当通过间隔或间距900暴露出多晶硅层200下方的介电 层210时，蚀刻工艺结束。
在一些实施例中，如图9A和图9B所示分别形成间隔或间距900和 900’。作为实例而非限制，间隔或间距900具有在大约50nm至大约100 nm之间的宽度W和在大约100nm至大约120nm之间的高度H。如图9A 所示，栅极结构110A和110B之间的间距d’大于间隔或间距900的宽度 W(例如，d’＞W)。因此，如图9B所示，栅极结构110C和110D之 间的间距d大于间隔或间距900’的宽度W’(例如，d＞W’)。在一 些实施例中，形成间隔或间距900和900'，使得多晶硅层200的一部分保 留在如图9A所示的栅极结构110A的内侧壁上以及如图9B所示的栅极结 构110C和110D的内侧壁上。间隔或间距900的纵横比可以在例如大约1 至大约2.4之间。
在一些实施例中，操作350中的多晶硅蚀刻工艺可以在存储器单元之 外的芯片区域中——例如，在芯片的逻辑区域中——形成多晶硅开口，包 括接触件开口或其他间隔开口，如图9C所示。
在一些实施例中，在操作350之后，移除氧化物层400——例如通过 使用DHF的湿法蚀刻工艺——并且可以在栅极结构110B的接触区域120 上形成接触件。作为实例而非限制，图10A示出了在110B的最宽部分上 (例如，在接触区域120上)形成接触件1000之后的图9A的结构。作为 实例而非限制，可以通过首先沉积介电层1010以包围栅极结构110A/110B并填充间隔或间距900，然后通过在栅极结构110B的接触区域120上的介 电层1010中形成接触件开口的图案化工艺来形成接触件1000。接触件开 口可以随后用导电材料填充，诸如金属(例如，钨(W)、钴(Co)等)。 在一些实施例中，在形成介电层1010之前，可以在栅极结构110A/110B以 及间隔或间距900上沉积未在图10A中示出的蚀刻停止层，以促进用于接 触件1000的接触件开口的形成。在形成接触件1000期间，可以在存储器 单元的其他部分或芯片的其他区域上形成附加的接触件。例如，可以在图10B所示的栅极结构110C和110D之间形成接触件1000’。随后，可以在 栅极结构110A、110B、110C和110D上形成金属化层或布线层。这些未 在图10A和图10B中示出的附加的金属化层或布线层可以通过接触件1000 和1000’电耦合至栅极结构110B的CG和衬底230的源极漏极区。
根据本公开的各种实施例描述了一种用于存储器单元的条带区域的图 案化工艺，该图案化工艺移除了多晶硅线之间的多余材料并且减少了(或 消除了)移除工艺留下的残留物。在一些实施例中，通过引入光刻和蚀刻 操作来实现残留物的移除(或消除)，所述光刻和蚀刻操作促进了在紧密 间隔的多晶硅线之间的多余材料的移除过程。在一些实施例中，图案化工 艺包括硬掩模光刻和硬掩模蚀刻工艺，所述硬掩模光刻和硬掩模蚀刻工艺 从多晶硅线之间的多晶硅层中的皮层中移除硬掩模层。在一些实施例中， 蚀刻工艺包括以硬掩模的氮化物和氧化物层为目标的干法蚀刻工艺，然后 是以硬掩模的氧化物层为目标的湿法蚀刻工艺。
在一些实施例中，一种方法包括：在衬底上形成具有第一宽度的第一 多晶硅线和具有第二宽度的第二多晶硅线，其中，所述第一多晶硅线和所 述第二多晶硅线被多晶硅层间隔开，并且所述第一多晶硅线和所述第二多 晶硅线中的每一个包括大于所述第一宽度和所述第二宽度的接触区域。所 述方法还包括：在所述第一多晶硅线、所述第二多晶硅线的所述接触区域 和多晶硅层上沉积掩模层；以及用干法蚀刻工艺从多晶硅层蚀刻掩模层，以移除掩模层的一部分并暴露出多晶硅层的第一部分。此外，用湿法蚀刻 工艺从多晶硅层蚀刻掩模层的未移除部分，以暴露出多晶硅层的比第一部 分大的第二部分，其中，第二部分比插入在第二多晶硅线的接触区域和第 一多晶硅线之间的多晶硅层窄。方法还包括：移除多晶硅层的暴露的第二 部分，以在第二多晶硅线的接触区域和第一多晶硅线之间形成间隔。
在上述方法中，蚀刻掩模层包括：移除设置在氧化物掩模层上的氮化 物掩模层，其中，氧化物掩模层设置在第一多晶硅线上；以及移除氧化物 掩模层、第二多晶硅线的接触区域和多晶硅层的部分。
在上述方法中，蚀刻掩模层的未移除部分包括：蚀刻设置在第一多晶 硅线、第二多晶硅线的接触区域和多晶硅层上的氧化物掩模层。
在上述方法中，在多晶硅层上沉积掩模层包括：用掩模层覆盖形成在 多晶硅层的顶表面上的皮层的侧壁和底表面。
在上述方法中，用干法蚀刻工艺蚀刻掩模层包括：在掩模层上图案化 光刻胶层，以在多晶硅层上方暴露出掩模层的区域，其中，掩模层的暴露 的区域比多晶硅层窄。
在上述方法中，用湿法蚀刻工艺蚀刻掩模层的未移除部分包括：在掩 模层的未蚀刻部分中形成底切。
在上述方法中，沉积掩模层包括：在第一多晶硅线、第二多晶硅线的 接触区域和多晶硅层上沉积氧化物层；以及在氧化物层上沉积氮化物层。
在一些实施例中，一种方法包括：在插入第一多晶硅栅极结构和第二 多晶硅栅极结构之间的多晶硅层的顶部上形成的皮层中沉积第一硬掩模层； 以及在第一硬掩模层上沉积第二硬掩模层，其中，第一硬掩模层和第二硬 掩模层覆盖皮层的侧壁和底表面。方法还包括：执行第一蚀刻以从皮层的 第一侧壁移除第二硬掩模层和第一硬掩模层的一部分；执行第二蚀刻以从 第一侧壁和皮层的底表面移除第一硬掩模层；以及执行第三蚀刻以移除未 被第一硬掩模层和第二硬掩模层覆盖的多晶硅层，以在第一多晶硅栅极结 构和第二多晶硅栅极结构之间形成间隔。
在上述方法中，还包括：在第二多晶硅结构上形成接触件。
在上述方法中，沉积第一硬掩模层包括：在多晶硅层的顶部上沉积氧 化物层。
在上述方法中，沉积第二硬掩模层包括：在第一硬掩模层上沉积氮化 物层。
在上述方法中，执行第一蚀刻包括：用二氟甲烷(CH2F2)、六氟化硫 (SF6)、氦气(He)和氮气(N2)执行蚀刻。
在上述方法中，执行第一蚀刻包括：使用蚀刻化学品，蚀刻化学品包 括在约20sccm至约100sccm之间的氮气流，以使硅-氮蚀刻选择性为约1 至6。
在上述方法中，执行第二蚀刻包括：用稀释的氢氟酸(HF)执行湿法 蚀刻工艺约20秒。
在上述方法中，执行第三蚀刻包括：执行对多晶硅具有选择性的干法 蚀刻工艺。
在上述方法中，执行第三蚀刻包括：形成比第一多晶硅栅极结构和第 二多晶硅栅极结构之间的距离窄的间隔。
在一些实施例中，一种结构包括：第一多晶硅线和第二多晶硅线，彼 此平行地设置在衬底上。第一多晶硅线和第二多晶硅线包括接触区域和非 接触区域，其中，每个接触区域比每个非接触区域宽，并且其中，第一多 晶硅线的接触区域相对于第二多晶硅线的接触区域偏移。结构还包括：多 晶硅层，设置在第一多晶硅线的非接触区域的侧壁上并与第二多晶硅线的 接触区域相对；以及在多晶硅层和第二多晶硅线的接触区域之间的空间。结构还包括：接触件，设置在第二多晶硅线的接触区域上。
在上述结构中，空间的纵横比在约1至约2.4之间。
在上述结构中，空间的底表面不含多晶硅层。
在上述结构中，接触区域中的第二多晶硅线包括接触栅极和一个或多 个浮置栅极。
应当理解，具体实施方式部分而非摘要旨在用于解释本公开。摘要部 分可以阐述一个或多个而非所有预期的示例性实施例，因此，并不旨在限 制本公开。
前述公开内容概述了若干实施例的特征，使得本领域技术人员可以更 好地理解本公开的方面。本领域技术人员将理解，他们可以容易地将本公 开用作设计或修改其他工艺和结构的基础，以实施与本文介绍的实施例相 同的目的和/或实现相同的优点。本领域技术人员还将认识到，这样的等效 构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情 况下，本领域技术人员可以在本文中做出各种改变、替换和变更。

Claims (10)

1.一种用于图案化的方法，包括：
在衬底上形成具有第一宽度的第一多晶硅线和具有第二宽度的第二多晶硅线，其中，所述第一多晶硅线和所述第二多晶硅线由多晶硅层间隔开，并且所述第一多晶硅线和所述第二多晶硅线中的每一个包括宽于所述第一宽度和所述第二宽度的接触区域；
在所述第一多晶硅线、所述第二多晶硅线的所述接触区域和所述多晶硅层上沉积掩模层；
用干法蚀刻工艺从所述多晶硅层蚀刻所述掩模层，以移除所述掩模层的部分并暴露出所述多晶硅层的第一部分；
用湿法蚀刻工艺从所述多晶硅层蚀刻所述掩模层的未移除部分，以暴露出所述多晶硅层的比所述第一部分大的第二部分，其中，所述第二部分比插入在所述第二多晶硅线的所述接触区域和所述第一多晶硅线之间的所述多晶硅层窄；以及
移除所述多晶硅层的暴露的所述第二部分，以在所述第二多晶硅线的所述接触区域和所述第一多晶硅线之间形成间隔。
2.根据权利要求1所述的方法，其中，蚀刻所述掩模层包括：
移除设置在氧化物掩模层上的氮化物掩模层，其中，所述氧化物掩模层设置在所述第一多晶硅线上；以及
移除所述氧化物掩模层、所述第二多晶硅线的接触区域和所述多晶硅层的部分。
3.根据权利要求1所述的方法，其中，蚀刻所述掩模层的所述未移除部分包括：蚀刻设置在所述第一多晶硅线、所述第二多晶硅线的所述接触区域和所述多晶硅层上的氧化物掩模层。
4.根据权利要求1所述的方法，其中，在所述多晶硅层上沉积所述掩模层包括：用所述掩模层覆盖形成在所述多晶硅层的顶表面上的皮层的侧壁和底表面。
5.根据权利要求1所述的方法，其中，用所述干法蚀刻工艺蚀刻所述掩模层包括：在所述掩模层上图案化光刻胶层，以在所述多晶硅层上方暴露出所述掩模层的区域，其中，所述掩模层的暴露的所述区域比所述多晶硅层窄。
6.根据权利要求1所述的方法，其中，用所述湿法蚀刻工艺蚀刻所述掩模层的所述未移除部分包括：在所述掩模层的未蚀刻部分中形成底切。
7.根据权利要求1所述的方法，其中，沉积所述掩模层包括：
在第一多晶硅线、所述第二多晶硅线的接触区域和所述多晶硅层上沉积氧化物层；以及
在所述氧化物层上沉积氮化物层。
8.一种用于图案化的方法，包括：
在插入在第一多晶硅栅极结构和第二多晶硅栅极结构之间的多晶硅层的顶部上形成的皮层中沉积第一硬掩模层；
在所述第一硬掩模层上沉积第二硬掩模层，其中，所述第一硬掩模层和所述第二硬掩模层覆盖所述皮层的侧壁和底表面；
执行第一蚀刻以从所述皮层的第一侧壁移除所述第二硬掩模层和所述第一硬掩模层的部分；
执行第二蚀刻以从所述第一侧壁和所述皮层的底表面移除所述第一硬掩模层；以及
执行第三蚀刻以移除未被所述第一硬掩模层和所述第二硬掩模层覆盖的所述多晶硅层，以在所述第一多晶硅栅极结构和所述第二多晶硅栅极结构之间形成间隔。
9.根据权利要求8所述的方法，还包括：在所述第二多晶硅栅极结构上形成接触件。
10.一种存储器结构，包括：
衬底；
第一多晶硅线和第二多晶硅线，彼此平行地设置在所述衬底上，所述第一多晶硅线和所述第二多晶硅线中的每一个包括接触区域和非接触区域，其中，每个接触区域比每个非接触区域宽，并且其中，所述第一多晶硅线的所述接触区域相对于所述第二多晶硅线的所述接触区域偏移；
多晶硅层，设置在所述第一多晶硅线的非接触区域的侧壁上并与所述第二多晶硅线的所述接触区域相对；
在所述多晶硅层和所述第二多晶硅线的所述接触区域之间的空间；以及
接触件，设置在所述第二多晶硅线的所述接触区域上。
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