CN113485768B - 一种phy参数配置装置及ssd - Google Patents

Abstract

本发明公开了一种PHY参数配置装置及SSD，包括配置触发电路和参数配置电路。配置触发电路用于在SSD上电后，基于SSD PHY的目标模式设定信号相应生成目标模式配置信号；参数配置电路用于基于目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值。可见，本申请通过配置触发电路和参数配置电路(纯硬件电路)实现PHY参数的配置，相比于纯软件程序实现来说，配置速度快，不易出错，且节约了SSD和主机之间的SATA或PCIe建链时间，从而降低了SSD在不同主机上出现兼容性问题的风险。

Description

一种PHY参数配置装置及SSD

技术领域

本发明涉及SSD领域，特别是涉及一种PHY参数配置装置及SSD。

背景技术

目前，SSD(Solid State Disk，固态硬盘)的接口类型主要有SATA(SerialAdvanced Technology Attachment，串行高级技术附件)、PCIe(Peripheral ComponentInterconnect Express，高速外围组件互联)等几种。由于SSD PHY(Physical，端口物理层)通常既能支持SATA协议，又能支持PCIe协议，所以基于同一个PHY可以开发出既能支持SATA协议又能支持PCIe协议的SSD。

对于支持双协议的SSD来说，若SSD所应用的主机的接口类型为SATA，则需对PHY的参数进行配置，以实现PHY为SATA模式，则SSD的接口此时体现为SATA接口；若SSD所应用的主机的接口类型为PCIe，则需对PHY的参数进行配置，以实现PHY为PCIe模式，则SSD的接口此时体现为PCIe接口，从而与主机相匹配。

现有技术中，通常由固件(纯软件程序)实现PHY参数的配置。但是，需要配置的PHY参数较多，导致固件实现起来速度较慢，容易出错，且因参数配置消耗的时间较长，导致SSD和主机之间的SATA或PCIe建链的失败率较高，不太适用于对建链时间要求过高的主机场景，从而提高了SSD在不同主机上出现兼容性问题的风险。

因此，如何提供一种解决上述技术问题的方案是本领域的技术人员目前需要解决的问题。

发明内容

本发明的目的是提供一种PHY参数配置装置及SSD，通过配置触发电路和参数配置电路(纯硬件电路)实现PHY参数的配置，相比于纯软件程序实现来说，配置速度快，不易出错，且节约了SSD和主机之间的SATA或PCIe建链时间，从而降低了SSD在不同主机上出现兼容性问题的风险。

为解决上述技术问题，本发明提供了一种PHY参数配置装置，包括：

配置触发电路，用于在SSD上电后，基于SSD PHY的目标模式设定信号相应生成目标模式配置信号；

参数配置电路，用于基于所述目标模式配置信号，将所述SSD的PHY参数相应配置为目标模式下的参数值。

优选地，所述配置触发电路包括第一多路选择器、第一D触发器、第二D触发器、第一非门及与门；其中：

所述第一多路选择器的第一输入端接入SSD OTP写入的模式设定信号，所述第一多路选择器的第二输入端接入SSD控制器配置的模式设定信号，所述第一多路选择器的控制端接入外部电路设定的通道选择信号，所述第一多路选择器的输出端与所述第一D触发器的D输入端连接，所述第一D触发器的Q输出端分别与所述第二D触发器的D输入端和所述与门的第一输入端连接，所述第二D触发器的Q输出端与所述第一非门的输入端连接，所述第一非门的输出端与所述与门的第二输入端连接，所述与门的输出端作为所述配置触发电路的输出端。

优选地，所述PHY参数配置装置还包括：

第一延时电路，用于在所述第一多路选择器选择所述SSD控制器对应的模式设定信号输出时，若所述SSD控制器配置好模式设定信号的时间已超过N个系统时钟周期，则生成第一使能信号；其中，N≥2且N为正整数；

所述参数配置电路具体用于在接收到所述第一使能信号后，才执行基于当前的目标模式配置信号，将所述SSD的PHY参数相应配置为目标模式下的参数值的步骤。

优选地，所述第一延时电路包括第三D触发器和第四D触发器；其中：

所述第三D触发器的D输入端接入所述SSD控制器在配置模式设定信号的操作完成后生成的第一使能信号，所述第三D触发器的Q输出端与所述第四D触发器的D输入端连接，所述第四D触发器的Q输出端作为所述第一延时电路的输出端。

优选地，所述PHY参数配置装置还包括：

第二延时电路，用于在所述第一多路选择器选择所述SSD OTP对应的模式设定信号输出时，若所述SSD OTP的已上电完成时间超过N个系统时钟周期，则生成第二使能信号；其中，N≥2且N为正整数；

所述参数配置电路具体用于在接收到所述第二使能信号后，才执行基于当前的目标模式配置信号，将所述SSD的PHY参数相应配置为目标模式下的参数值的步骤。

优选地，所述第二延时电路包括第一或门、第二或门、第二非门、第五D触发器、第六D触发器及第二多路选择器；其中：

所述第一或门和所述第二或门的第一输入端均接入PCIe模式配置完成信号，所述第一或门和所述第二或门的第二输入端均接入SATA模式配置完成信号，所述第一或门的输出端与所述第二非门的输入端连接，所述第二非门的输出端与所述第五D触发器的D输入端连接，所述第五D触发器的Q输出端与第二多路选择器的第一输入端连接，所述第二多路选择器的第二输入端接入低电平信号，所述第二多路选择器的控制端与所述第二或门的输出端连接，所述第二多路选择器的输出端与所述第六D触发器的D输入端连接，所述第六D触发器的Q输出端作为所述第二延时电路的输出端；其中，在所述SSD OTP上电完成时，对所述第五D触发器和所述第六D触发器进行复位。

优选地，所述参数配置电路包括：

模式控制电路，用于基于所述目标模式配置信号相应生成目标模式控制信号；

M个子配置电路，每个子配置电路均用于在所述目标模式控制信号的控制下，将自身对应的PHY参数相应配置为目标模式下的参数值；其中，M为正整数。

优选地，所述子配置电路包括第三多路选择器、第四多路选择器及第七D触发器；其中：

所述第三多路选择器的第一输入端接入所在子配置电路对应的PHY参数比特位在重置状态下的配置值，所述第三多路选择器的第二输入端接入所述PHY参数比特位在PCIe模式下的配置值，所述第三多路选择器的控制端与所述模式控制电路连接，所述第三多路选择器的输出端与所述第四多路选择器的第一输入端连接，所述第四多路选择器的第二输入端接入所述PHY参数比特位在SATA模式下的配置值，所述第四多路选择器的控制端与所述模式控制电路连接，所述第四多路选择器的输出端与所述第七D触发器的D输入端连接，所述第七D触发器的Q输出端作为所述PHY参数比特位的实际配置值；

所述模式控制电路具体用于基于所述目标模式配置信号，控制所述第三多路选择器和所述第四多路选择器相应选通目标模式对应的参数配置通道；其中，所述目标模式为PCIe模式或SATA模式。

为解决上述技术问题，本发明还提供了一种SSD，包括上述任一种PHY参数配置装置。

本发明提供了一种PHY参数配置装置，包括配置触发电路和参数配置电路。配置触发电路用于在SSD上电后，基于SSD PHY的目标模式设定信号相应生成目标模式配置信号；参数配置电路用于基于目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值。可见，本申请通过配置触发电路和参数配置电路(纯硬件电路)实现PHY参数的配置，相比于纯软件程序实现来说，配置速度快，不易出错，且节约了SSD和主机之间的SATA或PCIe建链时间，从而降低了SSD在不同主机上出现兼容性问题的风险。

本发明还提供了一种SSD，与上述参数配置装置具有相同的有益效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种PHY参数配置装置的结构示意图；

图2为本发明实施例提供的一种配置触发电路的结构示意图；

图3为本发明实施例提供的一种第一延时电路的结构示意图；

图4为本发明实施例提供的一种第二延时电路的结构示意图；

图5为本发明实施例提供的一种模式控制电路的控制原理图；

图6为本发明实施例提供的一种子配置电路的结构示意图。

具体实施方式

本发明的核心是提供一种PHY参数配置装置及SSD，通过配置触发电路和参数配置电路(纯硬件电路)实现PHY参数的配置，相比于纯软件程序实现来说，配置速度快，不易出错，且节约了SSD和主机之间的SATA或PCIe建链时间，从而降低了SSD在不同主机上出现兼容性问题的风险。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图1，图1为本发明实施例提供的一种PHY参数配置装置的结构示意图。

该PHY参数配置装置包括：

配置触发电路100，用于在SSD上电后，基于SSD PHY的目标模式设定信号相应生成目标模式配置信号；

参数配置电路200，用于基于目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值。

具体地，本申请的PHY参数配置装置包括配置触发电路100和参数配置电路200，其工作原理为：

配置触发电路100在SSD上电后，基于SSD PHY的目标模式设定信号相应生成目标模式配置信号，如基于SSD PHY的SATA模式设定信号相应生成SATA模式配置信号；或基于SSD PHY的PCIe模式设定信号相应生成PCIe模式配置信号。

参数配置电路200与配置触发电路100的输出端连接，以接收配置触发电路100生成的目标模式配置信号。参数配置电路200在接收到目标模式配置信号后，基于目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值，如在接收到SATA模式配置信号后，基于SATA模式配置信号，将SSD的PHY参数相应配置为SATA模式下的参数值；或在接收到PCIe模式配置信号后，基于PCIe模式配置信号，将SSD的PHY参数相应配置为PCIe模式下的参数值。

可见，本申请通过配置触发电路和参数配置电路(纯硬件电路)实现PHY参数的配置，相比于纯软件程序实现来说，配置速度快，不易出错，且节约了SSD和主机之间的SATA或PCIe建链时间，从而降低了SSD在不同主机上出现兼容性问题的风险。

在上述实施例的基础上：

请参照图2，图2为本发明实施例提供的一种配置触发电路的结构示意图。

作为一种可选的实施例，配置触发电路100包括第一多路选择器Mux1、第一D触发器D1、第二D触发器D2、第一非门NOT1及与门AND；其中：

第一多路选择器Mux1的第一输入端接入SSD OTP写入的模式设定信号，第一多路选择器Mux1的第二输入端接入SSD控制器配置的模式设定信号，第一多路选择器Mux1的控制端接入外部电路设定的通道选择信号，第一多路选择器Mux1的输出端与第一D触发器D1的D输入端连接，第一D触发器D1的Q输出端分别与第二D触发器D2的D输入端和与门AND的第一输入端连接，第二D触发器D2的Q输出端与第一非门NOT1的输入端连接，第一非门NOT1的输出端与与门AND的第二输入端连接，与门AND的输出端作为配置触发电路100的输出端。

具体地，本申请的配置触发电路100包括第一多路选择器Mux1、第一D触发器D1、第二D触发器D2、第一非门NOT1及与门AND(第一D触发器D1和第二D触发器D2的时钟端接入系统时钟)，其工作原理为：

第一多路选择器Mux1的第一输入端接入SSD OTP(One Time Programmable，一次性可编程器件，也可用EFUSE(一次性可编程存储器)替代OTP)中写入的模式设定信号hw_phy_mode(在系统生成测试阶段被写入OTP中)，第一多路选择器Mux1的第二输入端接入SSD控制器(如其内集成的CPU)配置的模式设定信号fw_phy_mode(SSD控制器具体配置的是fw_phy_mode寄存器)，当外部电路(如SSD PCB(Printed Circuit Board，印制电路板))设定的通道选择信号phy_mode_sel(来自于SSD控制器的芯片引脚，在PCB上与SSD控制器的外部电路相连接)选通的是第一多路选择器Mux1的第一输入端所对应的通道时(phy_mode_sel信号为0)，第一多路选择器Mux1的输出信号phy_mode为模式设定信号hw_phy_mode；当外部电路设定的通道选择信号phy_mode_sel选通的是第一多路选择器Mux1的第二输入端所对应的通道时(phy_mode_sel信号为1)，第一多路选择器Mux1的输出信号phy_mode为模式设定信号fw_phy_mode(一般默认选择输出hw_phy_mode)。

若与门AND的输出端输出的目标模式配置信号phy_mode_pos为高电平(用“1”表示)，则表示要将PHY配置为PCIe模式；若与门AND的输出端输出的目标模式配置信号phy_mode_pos为低电平(用“0”表示)，则表示要将PHY配置为SATA模式(此时也可以用“1”表示要将PHY配置为SATA模式，用“0”表示要将PHY配置为PCIe模式)。

可见，目标模式配置信号phy_mode_pos的来源有两种，一种是来自OTP中写入的模式设定信号hw_phy_mode，一种是来自SSD控制器配置的模式设定信号fw_phy_mode，从而既可实现PHY模式自动配置，又给予SSD控制器重新配置PHY模式的机会。

作为一种可选的实施例，PHY参数配置装置还包括：

第一延时电路，用于在第一多路选择器Mux1选择SSD控制器对应的模式设定信号输出时，若SSD控制器配置好模式设定信号的时间已超过N个系统时钟周期，则生成第一使能信号；其中，N≥2且N为正整数；

参数配置电路200具体用于在接收到第一使能信号后，才执行基于当前的目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值的步骤。

进一步地，本申请PHY参数配置装置还包括第一延时电路，其工作原理为：

在OTP上电完成后SSD控制器(CPU)还未启动，在第一多路选择器Mux1选择SSD控制器对应的模式设定信号输出时，需要等待SSD控制器启动并配置好模式设定信号fw_phy_mode，并产生对应的目标模式配置信号phy_mode_pos后，参数配置电路200才能基于当前的目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值，因此，就需要信号通知参数配置电路200当前SSD控制器已配置好模式设定信号fw_phy_mode，并产生对应的目标模式配置信号phy_mode_pos，第一延时电路就起到如此作用。

基于图2的结构，SSD控制器配置好的模式设定信号fw_phy_mode在延时两个系统时钟周期后才会产生对应的目标模式配置信号phy_mode_pos，所以第一延时电路在第一多路选择器Mux1选择SSD控制器对应的模式设定信号输出时，若SSD控制器配置好模式设定信号的时间已超过至少两个系统时钟周期，则生成第一使能信号至参数配置电路200。参数配置电路200在接收到第一使能信号后，才执行基于当前的目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值的步骤。

请参照图3，图3为本发明实施例提供的一种第一延时电路的结构示意图。

作为一种可选的实施例，第一延时电路包括第三D触发器D3和第四D触发器D4；其中：

第三D触发器D3的D输入端接入SSD控制器在配置模式设定信号的操作完成后生成的第一使能信号，第三D触发器D3的Q输出端与第四D触发器D4的D输入端连接，第四D触发器D4的Q输出端作为第一延时电路的输出端。

具体地，本申请的第一延时电路包括第三D触发器D3和第四D触发器D4(第三D触发器D3和第四D触发器D4的时钟端接入系统时钟)，其工作原理为：

SSD控制器在执行配置模式设定信号fw_phy_mode的操作后生成第一使能信号fw_phy_mode_en(SSD控制器同时设定寄存器fw_phy_mode和寄存器fw_phy_mode_en，fw_phy_mode与fw_phy_mode_en是同一个寄存器的不同比特位)，具体是在SSD控制器执行配置模式设定信号fw_phy_mode的操作后，第一使能信号fw_phy_mode_en置为1。

在SSD控制器配置模式设定信号fw_phy_mode的操作完成后，第三D触发器D3的D输入端接入第一使能信号fw_phy_mode_en(1)，因第三D触发器D3和第四D触发器D4的存在，将第一使能信号fw_phy_mode_en(1)延时两个系统时钟周期传送至参数配置电路200。参数配置电路200在接收到延时后的第一使能信号fw_phy_mode_en_d(1)后，才执行基于当前的目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值的步骤。

作为一种可选的实施例，PHY参数配置装置还包括：

第二延时电路，用于在第一多路选择器Mux1选择SSD OTP对应的模式设定信号输出时，若SSD OTP的已上电完成时间超过N个系统时钟周期，则生成第二使能信号；其中，N≥2且N为正整数；

参数配置电路200具体用于在接收到第二使能信号后，才执行基于当前的目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值的步骤。

进一步地，本申请PHY参数配置装置还包括第二延时电路，其工作原理为：

当OTP上电后，会从OTP中将模式设定信号hw_phy_mode读出使用。基于图2的结构，在第一多路选择器Mux1选择SSD OTP对应的模式设定信号输出时，从OTP中读出的模式设定信号hw_phy_mode在延时两个系统时钟周期后才会产生对应的目标模式配置信号phy_mode_pos，所以第二延时电路在第一多路选择器Mux1选择SSD OTP对应的模式设定信号输出时，若SSD OTP的已上电完成时间超过至少两个系统时钟周期，则生成第二使能信号至参数配置电路200。参数配置电路200在接收到第二使能信号后，才执行基于当前的目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值的步骤。

请参照图4，图4为本发明实施例提供的一种第二延时电路的结构示意图。

作为一种可选的实施例，第二延时电路包括第一或门OR1、第二或门OR2、第二非门NOT2、第五D触发器D5、第六D触发器D6及第二多路选择器Mux2；其中：

第一或门OR1和第二或门OR2的第一输入端均接入PCIe模式配置完成信号，第一或门OR1和第二或门OR2的第二输入端均接入SATA模式配置完成信号，第一或门OR1的输出端与第二非门NOT2的输入端连接，第二非门NOT2的输出端与第五D触发器D5的D输入端连接，第五D触发器D5的Q输出端与第二多路选择器Mux2的第一输入端连接，第二多路选择器Mux2的第二输入端接入低电平信号，第二多路选择器Mux2的控制端与第二或门OR2的输出端连接，第二多路选择器Mux2的输出端与第六D触发器D6的D输入端连接，第六D触发器D6的Q输出端作为第二延时电路的输出端；其中，在SSD OTP上电完成时，对第五D触发器D5和第六D触发器D6进行复位。

具体地，本申请的第二延时电路包括第一或门OR1、第二或门OR2、第二非门NOT2、第五D触发器D5、第六D触发器D6及第二多路选择器Mux2(第五D触发器D5和第六D触发器D6的时钟端接入系统时钟)，其工作原理为：

第一或门OR1和第二或门OR2的第一输入端均接入PCIe模式配置完成信号pcie_cfg_done，若在PCIe模式下未完成PHY参数配置，则将PCIe模式配置完成信号pcie_cfg_done置为0；若在PCIe模式下完成PHY参数配置，则将PCIe模式配置完成信号pcie_cfg_done置为1。

第一或门OR1和第二或门OR2的第二输入端均接入SATA模式配置完成信号sata_cfg_done，若在SATA模式下未完成PHY参数配置，则将SATA模式配置完成信号sata_cfg_done置为0；若在SATA模式下完成PHY参数配置，则将SATA模式配置完成信号sata_cfg_done置为1。

在OTP上电完成后，芯片power_up_rst_n信号释放(置为0)，本申请可利用power_up_rst_n信号对第五D触发器D5和第六D触发器D6进行复位，第五D触发器D5和第六D触发器D6的复位输出值均为0。

在第五D触发器D5和第六D触发器D6的复位完成后，若PCIe模式配置完成信号pcie_cfg_done为0和SATA模式配置完成信号sata_cfg_done为0，则经过两个系统时钟周期后，第六D触发器D6输出的第二使能信号hw_phy_mode_en为1，参数配置电路200在接收到第二使能信号hw_phy_mode_en(1)后，才执行基于当前的目标模式配置信号，将SSD的PHY参数相应配置为目标模式下的参数值的步骤；若PCIe模式配置完成信号pcie_cfg_done或SATA模式配置完成信号sata_cfg_done信号为1，则第六D触发器D6输出的第二使能信号hw_phy_mode_en为0，表示不需要对PHY参数进行配置。

作为一种可选的实施例，参数配置电路200包括：

模式控制电路，用于基于目标模式配置信号相应生成目标模式控制信号；

M个子配置电路，每个子配置电路均用于在目标模式控制信号的控制下，将自身对应的PHY参数相应配置为目标模式下的参数值；其中，M为正整数。

具体地，本申请的参数配置电路200包括模式控制电路(即模式控制组件对应的电路)和与M个PHY参数一一对应的M个子配置电路，其工作原理为：

模式控制电路基于目标模式配置信号相应生成目标模式控制信号，如基于PCIe模式配置信号相应生成PCIe模式控制信号，或基于SATA模式配置信号相应生成SATA模式控制信号。每个子配置电路均在模式控制电路生成的目标模式控制信号的控制下，将自身对应的PHY参数相应配置为目标模式下的参数值，如在PCIe模式控制信号的控制下，将自身对应的PHY参数相应配置为PCIe模式下的参数值，或在SATA模式控制信号的控制下，将自身对应的PHY参数相应配置为SATA模式下的参数值。

基于上述实施例的叙述，模式控制电路的具体工作原理为(参照图5)：

当power_up_rst_n信号释放后，若phy_mode_sel信号为0，则进一步检测hw_phy_mode_en信号，若hw_phy_mode_en信号为0，则保持在IDLE(闲置)状态；若hw_phy_mode_en信号为1，则进一步检测phy_mode_pos信号，若phy_mode_pos信号为1，则模式控制电路跳转至PCIe_PHY_CFG状态，控制子配置电路自动配置PHY参数为PCIe模式下的参数值，并在下一个系统时钟周期将pcie_cfg_done信号置为1；若phy_mode_pos信号为0，则模式控制电路跳转至SATA_PHY_CFG状态，控制子配置电路自动配置PHY参数为SATA模式下的参数值，并在下一个系统时钟周期将sata_cfg_done信号置为1。

当power_up_rst_n信号释放后，若phy_mode_sel信号为1，则进一步检测fw_phy_mode_en_d信号的值，若fw_phy_mode_en_d信号为0，则保持在IDLE状态；若fw_phy_mode_en_d信号为1，则进一步检测phy_mode_pos信号的值，若phy_mode_pos信号为1，则模式控制电路跳转至PCIe_PHY_CFG状态，控制子配置电路自动配置PHY参数为PCIe模式下的参数值，并在下一个系统时钟周期将pcie_cfg_done信号置为1；若phy_mode_pos信号为0，则模式控制电路跳转至SATA_PHY_CFG状态，控制子配置电路自动配置PHY参数为SATA模式下的参数值，并在下一个系统时钟周期将sata_cfg_done信号置为1。

SSD控制器读取到pcie_cfg_done信号或sata_cfg_done信号的值为1后，正常情况下，SSD控制器将PHY的reset(重置)信号释放，开始PHY的初始化；若实际芯片测试中遇到问题，需要SSD控制器修改这些PHY参数的值，则SSD控制器重新配置相关的寄存器，并在配置完成后将phy reset寄存器配置为0，释放PHY reset信号，开始PHY的初始化。

请参照图6，图6为本发明实施例提供的一种子配置电路的结构示意图。

作为一种可选的实施例，子配置电路包括第三多路选择器Mux3、第四多路选择器Mux4及第七D触发器D7；其中：

第三多路选择器Mux3的第一输入端接入所在子配置电路对应的PHY参数比特位在重置状态下的配置值，第三多路选择器Mux3的第二输入端接入PHY参数比特位在PCIe模式下的配置值，第三多路选择器Mux3的控制端与模式控制电路连接，第三多路选择器Mux3的输出端与第四多路选择器Mux4的第一输入端连接，第四多路选择器Mux4的第二输入端接入PHY参数比特位在SATA模式下的配置值，第四多路选择器Mux4的控制端与模式控制电路连接，第四多路选择器Mux4的输出端与第七D触发器D7的D输入端连接，第七D触发器D7的Q输出端作为PHY参数比特位的实际配置值；

模式控制电路具体用于基于目标模式配置信号，控制第三多路选择器Mux3和第四多路选择器Mux4相应选通目标模式对应的参数配置通道；其中，目标模式为PCIe模式或SATA模式。

具体地，本申请的子配置电路包括第三多路选择器Mux3、第四多路选择器Mux4及第七D触发器D7(第七D触发器D7的时钟端接入系统时钟)，其工作原理为(以PHY输入信号ref_range比特0为例)：

PHY输入信号ref_range比特0的重置值为0(故该信号对应的第三多路选择器Mux3的第一输入端接入的reset_val信号为0)，ref_range比特0在PCIe模式下的配置值为1(故该信号对应的第三多路选择器Mux3的第二输入端接入的pcie_mode_val信号为1)，ref_range比特0在SATA模式下的配置值为0(故该信号对应的第四多路选择器Mux4的第二输入端接入的sata_mode_val信号为0)。

在模式控制电路基于PCIe模式配置信号生成PCIe模式控制信号(st_pcie_phy_cfg信号+st_sata_phy_cfg信号，st_pcie_phy_cfg信号接入第三多路选择器Mux3的控制端，st_sata_phy_cfg信号接入第四多路选择器Mux4的控制端)后，st_pcie_phy_cfg信号为1，st_sata_phy_cfg信号为0(表示当前状态为PCIe PHY配置状态，需要配置PHY的输入为PCIe模式下的配置值)。同理，在模式控制电路基于SATA模式配置信号生成SATA模式控制信号(st_pcie_phy_cfg信号+st_sata_phy_cfg信号)后，st_pcie_phy_cfg信号为0，st_sata_phy_cfg信号为1(表示当前状态为SATA PHY配置状态，需要配置PHY的输入为SATA模式下的配置值)。

本实施例以PHY的输入信号ref_range信号的比特0为例，其他PHY的输入信号操作与此信号操作类似，区别仅在于pcie_mode_val、reset_val、sata_mode_val的值不同。

本申请还提供了一种SSD，包括上述任一种PHY参数配置装置。

本申请提供的SSD的介绍请参考上述参数配置装置的实施例，本申请在此不再赘述。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种PHY参数配置装置，其特征在于，包括：

配置触发电路，用于在SSD上电后，基于SSD PHY的目标模式设定信号相应生成目标模式配置信号；

参数配置电路，用于基于所述目标模式配置信号，将所述SSD的PHY参数相应配置为目标模式下的参数值；

所述配置触发电路包括第一多路选择器、第一D触发器、第二D触发器、第一非门及与门；其中：

所述第一多路选择器的第一输入端接入SSD OTP写入的模式设定信号，所述第一多路选择器的第二输入端接入SSD控制器配置的模式设定信号，所述第一多路选择器的控制端接入外部电路设定的通道选择信号，所述第一多路选择器的输出端与所述第一D触发器的D输入端连接，所述第一D触发器的Q输出端分别与所述第二D触发器的D输入端和所述与门的第一输入端连接，所述第二D触发器的Q输出端与所述第一非门的输入端连接，所述第一非门的输出端与所述与门的第二输入端连接，所述与门的输出端作为所述配置触发电路的输出端。

2.如权利要求1所述的PHY参数配置装置，其特征在于，所述PHY参数配置装置还包括：

第一延时电路，用于在所述第一多路选择器选择所述SSD控制器对应的模式设定信号输出时，若所述SSD控制器配置好模式设定信号的时间已超过N个系统时钟周期，则生成第一使能信号；其中，N≥2且N为正整数；

所述参数配置电路具体用于在接收到所述第一使能信号后，才执行基于当前的目标模式配置信号，将所述SSD的PHY参数相应配置为目标模式下的参数值的步骤。

3.如权利要求2所述的PHY参数配置装置，其特征在于，所述第一延时电路包括第三D触发器和第四D触发器；其中：

所述第三D触发器的D输入端接入所述SSD控制器在配置模式设定信号的操作完成后生成的第一使能信号，所述第三D触发器的Q输出端与所述第四D触发器的D输入端连接，所述第四D触发器的Q输出端作为所述第一延时电路的输出端。

4.如权利要求1所述的PHY参数配置装置，其特征在于，所述PHY参数配置装置还包括：

第二延时电路，用于在所述第一多路选择器选择所述SSD OTP对应的模式设定信号输出时，若所述SSD OTP的已上电完成时间超过N个系统时钟周期，则生成第二使能信号；其中，N≥2且N为正整数；

所述参数配置电路具体用于在接收到所述第二使能信号后，才执行基于当前的目标模式配置信号，将所述SSD的PHY参数相应配置为目标模式下的参数值的步骤。

5.如权利要求4所述的PHY参数配置装置，其特征在于，所述第二延时电路包括第一或门、第二或门、第二非门、第五D触发器、第六D触发器及第二多路选择器；其中：

所述第一或门和所述第二或门的第一输入端均接入PCIe模式配置完成信号，所述第一或门和所述第二或门的第二输入端均接入SATA模式配置完成信号，所述第一或门的输出端与所述第二非门的输入端连接，所述第二非门的输出端与所述第五D触发器的D输入端连接，所述第五D触发器的Q输出端与第二多路选择器的第一输入端连接，所述第二多路选择器的第二输入端接入低电平信号，所述第二多路选择器的控制端与所述第二或门的输出端连接，所述第二多路选择器的输出端与所述第六D触发器的D输入端连接，所述第六D触发器的Q输出端作为所述第二延时电路的输出端；其中，在所述SSD OTP上电完成时，对所述第五D触发器和所述第六D触发器进行复位。

6.如权利要求1-5任一项所述的PHY参数配置装置，其特征在于，所述参数配置电路包括：

模式控制电路，用于基于所述目标模式配置信号相应生成目标模式控制信号；

M个子配置电路，每个子配置电路均用于在所述目标模式控制信号的控制下，将自身对应的PHY参数相应配置为目标模式下的参数值；其中，M为正整数。

7.如权利要求6所述的PHY参数配置装置，其特征在于，所述子配置电路包括第三多路选择器、第四多路选择器及第七D触发器；其中：

所述第三多路选择器的第一输入端接入所在子配置电路对应的PHY参数比特位在重置状态下的配置值，所述第三多路选择器的第二输入端接入所述PHY参数比特位在PCIe模式下的配置值，所述第三多路选择器的控制端与所述模式控制电路连接，所述第三多路选择器的输出端与所述第四多路选择器的第一输入端连接，所述第四多路选择器的第二输入端接入所述PHY参数比特位在SATA模式下的配置值，所述第四多路选择器的控制端与所述模式控制电路连接，所述第四多路选择器的输出端与所述第七D触发器的D输入端连接，所述第七D触发器的Q输出端作为所述PHY参数比特位的实际配置值；

所述模式控制电路具体用于基于所述目标模式配置信号，控制所述第三多路选择器和所述第四多路选择器相应选通目标模式对应的参数配置通道；其中，所述目标模式为PCIe模式或SATA模式。

8.一种SSD，其特征在于，包括如权利要求1-7任一项所述的PHY参数配置装置。

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