CN113485520A - 一种无片外电容型ldo瞬态响应增强电路 - Google Patents

一种无片外电容型ldo瞬态响应增强电路 Download PDF

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Abstract

本发明涉及一种无片外电容型LDO瞬态响应增强电路，包括：OTA电路，包括第一支路和第二支路，所述第一支路和第二支路在产生上冲电压和下冲电压时会产生电流跳变；下冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制泄放支路；所述泄放支路用于为功率管提供栅极到地的放电通路；上冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制充电支路；所述充电支路用于为所述功率管提供电源到栅极的充电通路。本发明能显著提高LDO瞬态响应。

Description

一种无片外电容型LDO瞬态响应增强电路
技术领域
本发明涉及LDO瞬态响应增强技术领域，特别是涉及一种无片外电容型LDO瞬态响应增强电路。
背景技术
低压差线性稳压器(LDO)是电源管理芯片技术中的一种，其结构简单，输出噪声和纹波很小，适合对噪声敏感的系统。另外，由于LDO具有体积小应用简单的特点，逐渐广泛地为便携式电子产品所使用，成为了电子系统电源管理必不可少的模块之一。
LDO的瞬态响应包括电源瞬态响应和负载瞬态响应，其是指当LDO供电电压或负载电流跳变时，会造成LDO输出电压的变化；随后LDO芯片通过自身的线性负反馈系统使得输出电压重新回到稳定值的过程。其有两个重要的指标：过冲电压和恢复时间，前者决定了LDO输出电压的最大变化，后者决定了LDO输出电压重新恢复到稳定值所需要的时间。
传统的LDO需要在输出端外接大电容，不仅为系统补偿一个左半平面零点，以保持系统稳定，而且大的外接电容有助于提高LDO的瞬态响应性能，对负载电流突变所引起的输出电压波动具有很好的抑制作用。
但工程师需选用具有特定等效串联电阻值范围的外接电容，该电容在微法数量级，这将提高应用的复杂度和成本，而且十分占面积，不适合大规模集成。无电容型LDO供电有利于减小芯片面积和成本，成为现在LDO研究热点，被广泛应用于市场。但无外接大电容的LDO，只能通过功率管自身来进行瞬态响应。由于功率管的尺寸较大，会产生较大的栅极寄生电容，使得LDO的瞬态响应速度较慢，且当负载电流跳变时没有大电容提供或储存额外的输出电流，从而在LDO的输出端产生较大的过冲电压，因此无片外电容LDO的瞬态响应特性比传统LDO的差。
发明内容
本发明所要解决的技术问题是提供一种无片外电容型LDO瞬态响应增强电路，能显著提高LDO瞬态响应。
本发明解决其技术问题所采用的技术方案是：提供一种无片外电容型LDO瞬态响应增强电路，包括：
OTA电路，包括第一支路和第二支路，所述第一支路和第二支路在产生上冲电压和下冲电压时会产生电流跳变；
下冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制泄放支路；所述泄放支路用于为功率管提供栅极到地的放电通路；
上冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制充电支路；所述充电支路用于为所述功率管提供电源到栅极的充电通路。
所述OTA电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管；所述第一晶体管的栅极与偏置电压端相连，源极与电源端相连，漏极分别与所述第二晶体管的源极和第三晶体管的源极相连；所述第二晶体管的栅极与参考电压端相连，漏极与所述第五晶体管的漏极相连；所述第三晶体管的栅极通过第二电阻接地，漏极与所述第四晶体管的漏极相连；所述第四晶体管M3的栅极与所述第九晶体管的栅极相连，源极接地，漏极还与自身的栅极相连；所述第五晶体管的栅极与所述第六晶体管的栅极相连，源极接地，漏极还与自身的栅极相连；所述第六晶体管的源极接地，漏极与所述第七晶体管的漏极相连；所述第七晶体管的栅极与所述第八晶体管的栅极相连，源极接电源端，漏极还与自身的栅极相连；所述第八晶体管的源极接电源端，漏极分别与所述第九晶体管的漏极以及所述功率管的栅极相连；所述第九晶体管的源极接地；所述功率管的源极接电源端，漏极依次通过第一电阻和所述第二电阻接地；所述第五晶体管和第六晶体管构成所述第一支路，所述第五晶体管和第六晶体管的栅极作为所述第一支路的输出端；所述第四晶体管和第九晶体管构成所述第二支路，所述第四晶体管和第九晶体管的栅极作为所述第二支路的输出端。
所述下冲检测电压支路包括第十晶体管、第十一晶体管、第十二晶体管和第十四晶体管；所述第十晶体管的栅极与所述第十一晶体管的栅极相连，源极接电源端，漏极与所述第十二晶体管的漏极相连；所述第十一晶体管的源极接电源端，漏极分别与自身的栅极以及所述第十四晶体管的漏极相连；所述第十二晶体管的栅极与所述第一支路的输出端相连，源极接地，漏极与所述泄放支路相连，所述第十二晶体管的漏极还通过第三电阻接地；所述第十四晶体管的栅极与所述第二支路的输出端相连，源极接地。
所述上冲检测电压支路包括第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；所述第十五晶体管的栅极与所述第十六晶体管的栅极相连，源极接电源端，漏极分别与所述第十七晶体管的漏极以及所述充电支路相连；所述第十五晶体管的漏极还通过第四电阻接电源端；所述第十六晶体管的源极接电源端，漏极分别与所述第十八晶体管的漏极以及自身的栅极相连；所述第十七晶体管的栅极与所述第一支路的输出端相连，源极接地；所述第十八晶体管的栅极与所述第二支路的输出端相连，源极接地。
所述泄放支路包括N型泄放晶体管，所述N型泄放晶体管的栅极与所述下冲检测电压支路相连，漏极和源极用于提供所述功率管到地的泄放通路。
所述充电支路包括P型充电晶体管，所述P型充电晶体管的栅极与所述上冲检测电压支路相连，源极和漏极用于提供所述电源端到所述功率管的充电通路。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明通过增加上冲电压检测支路和下冲电压检测支路，将OTA的电流波动转化成电压波动；通过设置泄放支路和充电支路为功率管提供电源到栅极的充电通路以及栅极到地的放电通路。当输出由轻载向重载变化时，产生下冲电压，下冲电压检测支路中的电阻上流过大瞬态电流，使得泄放支路打开，功率管栅极电压被拉低，下冲减弱；当输出由重载向轻载变化时，产生上冲电压，上冲电压检测支路中的电阻上流过大瞬态电流，使得充电支路打开，功率管栅极电压被拉高，上冲减弱。本发明能显著提高LDO瞬态响应。
附图说明
图1是本发明实施方式的电路结构图；
图2是本发明实施方式中下冲优化仿真图；
图3是本发明实施方式中上冲优化仿真图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的实施方式涉及一种无片外电容型LDO瞬态响应增强电路，包括：OTA电路，包括第一支路和第二支路，所述第一支路和第二支路在产生上冲电压和下冲电压时会产生电流跳变；下冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制泄放支路；所述泄放支路用于为功率管提供栅极到地的放电通路；上冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制充电支路；所述充电支路用于为所述功率管提供电源到栅极的充电通路。
如图1所示，该电路包括：由晶体管M0-M8构成的OTA电路，功率管Mp，反馈电阻R1、反馈电阻R2，可变负载电流ILOAD，由晶体管Ma1-Ma4和电阻Ra1构成的下冲检测电压支路；由晶体管Mb1-Mb4和电阻Rb1构成的上冲检测电压支路；充电支路Ms1以及泄放支路Ms2。
所述OTA电路包括第一晶体管M0、第二晶体管M1、第三晶体管M2、第四晶体管M3、第五晶体管M4、第六晶体管M5、第七晶体管M6、第八晶体管M7和第九晶体管M8；所述第一晶体管M0的栅极与偏置电压端相连，源极与电源端相连，漏极分别与所述第二晶体管M1的源极和第三晶体管M2的源极相连；所述第二晶体管M1的栅极与参考电压端相连，漏极与所述第五晶体管M4的漏极相连；所述第三晶体管M2的栅极通过第二电阻R2接地，漏极与所述第四晶体管M3的漏极相连；所述第四晶体管M3的栅极与所述第九晶体管M8的栅极相连，源极接地，漏极还与自身的栅极相连；所述第五晶体管M4的栅极与所述第六晶体管M5的栅极相连，源极接地，漏极还与自身的栅极相连；所述第六晶体管M5的源极接地，漏极与所述第七晶体管M6的漏极相连；所述第七晶体管M6的栅极与所述第八晶体管M7的栅极相连，源极接电源端，漏极还与自身的栅极相连；所述第八晶体管M7的源极接电源端，漏极分别与所述第九晶体管M8的漏极以及所述功率管的栅极相连；所述第九晶体管M8的源极接地；所述功率管的源极接电源端，漏极依次通过第一电阻R1和所述第二电阻R2接地；所述第五晶体管M4和第六晶体管M5构成所述第一支路，所述第五晶体管M4和第六晶体管M5的栅极作为所述第一支路的输出端；所述第四晶体管M3和第九晶体管M8构成所述第二支路，所述第四晶体管M3和第九晶体管M8的栅极作为所述第二支路的输出端。
所述下冲检测电压支路包括第十晶体管Ma1、第十一晶体管Ma2、第十二晶体管Ma3和第十四晶体管Ma4；所述第十晶体管Ma1的栅极与所述第十一晶体管Ma2的栅极相连，源极接电源端，漏极与所述第十二晶体管Ma3的漏极相连；所述第十一晶体管Ma2的源极接电源端，漏极分别与自身的栅极以及所述第十四晶体管Ma4的漏极相连；所述第十二晶体管Ma3的栅极与所述第一支路的输出端相连，源极接地，漏极与所述泄放支路相连，所述第十二晶体管Ma3的漏极还通过第三电阻Ra1接地；所述第十四晶体管Ma4的栅极与所述第二支路的输出端相连，源极接地。
所述上冲检测电压支路包括第十五晶体管Mb1、第十六晶体管Mb2、第十七晶体管Mb3和第十八晶体管Mb4；所述第十五晶体管Mb1的栅极与所述第十六晶体管Mb2的栅极相连，源极接电源端，漏极分别与所述第十七晶体管Mb3的漏极以及所述充电支路相连；所述第十五晶体管Mb1的漏极还通过第四电阻Rb1接电源端；所述第十六晶体管Mb2的源极接电源端，漏极分别与所述第十八晶体管Mb4的漏极以及自身的栅极相连；所述第十七晶体管Mb3的栅极与所述第一支路的输出端相连，源极接地；所述第十八晶体管Mb4的栅极与所述第二支路的输出端相连，源极接地。
所述泄放支路包括N型泄放晶体管Ms2，所述N型泄放晶体管Ms2的栅极与所述下冲检测电压支路相连，漏极和源极用于提供所述功率管到地的泄放通路。
所述充电支路包括P型充电晶体管Ms1，所述P型充电晶体管Ms1的栅极与所述上冲检测电压支路相连，源极和漏极用于提供所述电源端到所述功率管的充电通路。
当输出电流由0跳变到100mA时，由于功率管Mp的栅极电位来不及响应，为负载提供大电流，输出电压被拉低，产生下冲电压。通过反馈支路影响运放，使得支路电流产生跳变：第六晶体管M5支路电流减小，镜像到第十二晶体管Ma3，使得第十二晶体管Ma3漏极电流减小；第九晶体管M8支路电流增加，镜像到第十三晶体管Ma4，使得第十三晶体管Ma4漏极电流增加，通过由第十晶体管Ma1和第十一晶体管Ma2构成的电流镜电路，使得第十晶体管Ma1的漏极电流增加。因此第十晶体管Ma1、第十二晶体管Ma3的支路电流流过第三电阻Ra1，产生向上跳变电压，泄放支路被导通，功率管Mp栅极电压下降，为负载提供大电流，输出电压恢复正常水平。
当输出电流由100mA跳变到0时，由于功率管Mp的栅极电位来不及响应，输出电压被拉高，产生上冲电压。通过反馈支路影响运放，使得支路电流产生跳变：第六晶体管M5支路电流增加，镜像到第十七晶体管Mb3，使得第十七晶体管Mb3漏极电流增加；第九晶体管M8支路电流减小，镜像到第十八晶体管Mb4，使得第十八晶体管Mb4漏极电流减小，通过第十五晶体管Mb1和第十六晶体管Mb2构成的电流镜电路，使得第十五晶体管Mb1漏极电流减小。因此第十五晶体管Mb1、第十七晶体管Mb3支路电流流过第四电阻Rb1，产生向下跳变电压，充电支路被导通，功率管Mp栅极电压升高，输出电压重新回落到正常水平。
将本实施方式的电路在27℃，输入电压3V的情况下进行仿真，仿真结果见图2和图3，输出电压稳定时2.4V。当负载电流0变成100mA时，未加瞬态增强电路时最大跌落0.988V，稳定时间4μs；加了瞬态增强电路时最大跌落0.12V，稳定时间2μs。当负载电流100mA变成0时，未加瞬态增强电路时输出上冲0.58V，稳定时间2.67μs；加了瞬态增强电路时输出上冲0.13V，稳定时间2.67μs。由此可见，本发明能显著提高LDO瞬态响应。

Claims (6)

1.一种无片外电容型LDO瞬态响应增强电路，其特征在于，包括：
OTA电路，包括第一支路和第二支路，所述第一支路和第二支路在产生上冲电压和下冲电压时会产生电流跳变；
下冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制泄放支路；所述泄放支路用于为功率管提供栅极到地的放电通路；
上冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制充电支路；所述充电支路用于为所述功率管提供电源到栅极的充电通路。
2.根据权利要求1所述的无片外电容型LDO瞬态响应增强电路，其特征在于，所述OTA电路包括第一晶体管(M0)、第二晶体管(M1)、第三晶体管(M2)、第四晶体管(M3)、第五晶体管(M4)、第六晶体管(M5)、第七晶体管(M6)、第八晶体管(M7)和第九晶体管(M8)；所述第一晶体管(M0)的栅极与偏置电压端相连，源极与电源端相连，漏极分别与所述第二晶体管(M1)的源极和第三晶体管(M2)的源极相连；所述第二晶体管(M1)的栅极与参考电压端相连，漏极与所述第五晶体管(M4)的漏极相连；所述第三晶体管(M2)的栅极通过第二电阻R2接地，漏极与所述第四晶体管(M3)的漏极相连；所述第四晶体管(M3)的栅极与所述第九晶体管(M8)的栅极相连，源极接地，漏极还与自身的栅极相连；所述第五晶体管(M4)的栅极与所述第六晶体管(M5)的栅极相连，源极接地，漏极还与自身的栅极相连；所述第六晶体管(M5)的源极接地，漏极与所述第七晶体管(M6)的漏极相连；所述第七晶体管(M6)的栅极与所述第八晶体管(M7)的栅极相连，源极接电源端，漏极还与自身的栅极相连；所述第八晶体管(M7)的源极接电源端，漏极分别与所述第九晶体管(M8)的漏极以及所述功率管的栅极相连；所述第九晶体管(M8)的源极接地；所述功率管的源极接电源端，漏极依次通过第一电阻R1和所述第二电阻R2接地；所述第五晶体管(M4)和第六晶体管(M5)构成所述第一支路，所述第五晶体管(M4)和第六晶体管(M5)的栅极作为所述第一支路的输出端；所述第四晶体管(M3)和第九晶体管(M8)构成所述第二支路，所述第四晶体管(M3)和第九晶体管(M8)的栅极作为所述第二支路的输出端。
3.根据权利要求1所述的无片外电容型LDO瞬态响应增强电路，其特征在于，所述下冲检测电压支路包括第十晶体管(Ma1)、第十一晶体管(Ma2)、第十二晶体管(Ma3)和第十四晶体管(Ma4)；所述第十晶体管(Ma1)的栅极与所述第十一晶体管(Ma2)的栅极相连，源极接电源端，漏极与所述第十二晶体管(Ma3)的漏极相连；所述第十一晶体管(Ma2)的源极接电源端，漏极分别与自身的栅极以及所述第十四晶体管(Ma4)的漏极相连；所述第十二晶体管(Ma3)的栅极与所述第一支路的输出端相连，源极接地，漏极与所述泄放支路相连，所述第十二晶体管(Ma3)的漏极还通过第三电阻(Ra1)接地；所述第十四晶体管(Ma4)的栅极与所述第二支路的输出端相连，源极接地。
4.根据权利要求1所述的无片外电容型LDO瞬态响应增强电路，其特征在于，所述上冲检测电压支路包括第十五晶体管(Mb1)、第十六晶体管(Mb2)、第十七晶体管(Mb3)和第十八晶体管(Mb4)；所述第十五晶体管(Mb1)的栅极与所述第十六晶体管(Mb2)的栅极相连，源极接电源端，漏极分别与所述第十七晶体管(Mb3)的漏极以及所述充电支路相连；所述第十五晶体管(Mb1)的漏极还通过第四电阻(Rb1)接电源端；所述第十六晶体管(Mb2)的源极接电源端，漏极分别与所述第十八晶体管(Mb4)的漏极以及自身的栅极相连；所述第十七晶体管(Mb3)的栅极与所述第一支路的输出端相连，源极接地；所述第十八晶体管(Mb4)的栅极与所述第二支路的输出端相连，源极接地。
5.根据权利要求1所述的无片外电容型LDO瞬态响应增强电路，其特征在于，所述泄放支路包括N型泄放晶体管(Ms2)，所述N型泄放晶体管(Ms2)的栅极与所述下冲检测电压支路相连，漏极和源极用于提供所述功率管到地的泄放通路。
6.根据权利要求1所述的无片外电容型LDO瞬态响应增强电路，其特征在于，所述充电支路包括P型充电晶体管(Ms1)，所述P型充电晶体管(Ms1)的栅极与所述上冲检测电压支路相连，源极和漏极用于提供所述电源端到所述功率管的充电通路。
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