CN113451776B - 一种高集成度数字相控阵系统 - Google Patents

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Abstract

本发明公开了一种高集成度数字相控阵系统，包括平板天线阵列层、矩阵开关校准网络层、基于射频SOC的射频收发通道层和数字波束形成层，平板天线阵列层与矩阵开关校准网络层之间通过射频信号连接，矩阵开关校准网络层与基于射频SOC的射频收发通道层之间通过射频信号与高速数字信号连接。本发明通过瓦片集成的方式将平板天线阵列层、矩阵开关校准网络层、基于射频SOC的射频收发通道层和数字波束形成层封装在一个垂直的三维立体架构内，进而形成具有完备功能的的数字相控阵系统，解决了传统数字相控阵砖块集成方式成本高，元器件多，同步困难，集成难度大的问题，适用于需要设备轻量化，便携化的场景，大大拓展了数字相控阵使用范围。

Description

一种高集成度数字相控阵系统
技术领域
本发明涉及相控阵系统技术领域，尤其涉及一种高集成度数字相控阵系统。
背景技术
随着相控阵系统在军民用电子系统中得到越来越多的应用，相控阵技术本身也不断向前发展。数字相控阵系统采用数字方式形成波束，和模拟相控阵相比，具有动态范围大，波束精度高，易于形成同时多波束等诸多优点，但同时也是由于波束在数字域形成，其每个天线后方的收发通道除了包含模拟相控阵中的收发组件部分外，还需要多次变频通道以及AD，DA等模/数混合器件，收发通道复杂度高，元器件数目大大上升。
相控阵的集成方式主要为砖块式和瓦片式两种。采用瓦片式集成的方式构成相控阵由于重量轻，剖面低，已成为模拟相控阵系统的主流集成方式，相控阵天线单元的间距往往小于半波长，因此收发通道间的间隔也受限在半个波长以内。不同于模拟相控阵，由于数字相控阵每个收发通道所含器件极多，在半波长距离内很难布局，因此一般数字相控阵的集成方式还往往采用落后的砖块式集成，造成系统成本较高，体积较大，不利于在需要设备轻量化，便携化的场景下使用。
发明内容
本发明提供了一种高集成度数字相控阵系统，以解决上述背景技术中提出的问题。
为了实现上述目的，本发明采用了如下技术方案：
一种高集成度数字相控阵系统，包括平板天线阵列层、矩阵开关校准网络层、基于射频SOC的射频收发通道层和数字波束形成层，平板天线阵列层与矩阵开关校准网络层之间通过射频信号连接，矩阵开关校准网络层与基于射频SOC的射频收发通道层之间通过射频信号与高速数字信号连接，基于射频SOC的射频收发通道层与数字波束形成层之间通过高速数字信号连接。
作为本技术方案的进一步改进方案：平板天线阵列层包括N单元天线阵列、微带单元和金属背板，N单元天线阵列中的每个单元天线的馈电口固定连接在微带单元上，每个单元天线的馈电方式为背馈，所述微带单元安装在金属背板表面上。
作为本技术方案的进一步改进方案：矩阵开关校准网络层包括校准发射通道、校准接收通道和矩阵开关网络，矩阵开关校准网络层为平面PCB结构，矩阵开关网络包括高速总线连接器、多个SMA连接器和多个SMP连接器，高速总线连接器用于传递来自于FPGA的控制信号并控制校准收发通道分时工作；第一SMA连接器分布于PCB左右两端，第一SMA连接器用于连接基于射频SOC的射频收发通道层；多个SMP连接器分布于PCB中间位置，多个SMP连接器用于将信号连接至N单元天线阵列。
作为本技术方案的进一步改进方案：矩阵开关校准网络层还包括SP8T和多个SPDT开关，SP8T和多个SPDT开关用于控制矩阵开关校准网络层中信号的路由。
作为本技术方案的进一步改进方案：基于射频SOC的射频收发通道层为平面PCB结构，基于射频SOC的射频收发通道层包括控制信号连接器、多个第二SMA连接器、两个高速信号连接器和多个射频SOC芯片，控制信号连接器与矩阵开关校准网络层连接，用于传递来自于FPGA的控制信号，控制矩阵开关校准网络层分时工作；多个第二SMA连接器分布于PCB左右两端，用于连接矩阵开关校准网络层；两个高速信号连接器分布于PCB中间位置，与数字波束形成层连接，用于传递来自于ADC和DAC的基带数据给波束形成层，并桥接FPGA的控制信号。
作为本技术方案的进一步改进方案：每个射频SOC芯片包括接收前端，发射前端，接收变频信道，发射变频信道，BB锁相环，RX锁相环，TX锁相环，ADC数据转换器，DAC数据转换器，所述接收前端的信号输出端与接收变频信道的信号输入端之间电信号连接，所述接收变频信道的信号输出端与ADC数据转换器的信号输入端之间电信号连接，所述RX锁相环的信号输出端与接收变频信道的信号输入端之间电信号连接，所述DAC数据转换器的信号输出端与发射变频信道的信号输入端之间电信号连接，所述发射变频信道的信号输出端与发射前端的信号输入端之间电信号连接，所述TX锁相环的信号输出端与发射变频信道的信号输入端之间电信号连接，所述BB锁相环的信号输出端分别与ADC数据转换器和DAC数据转换器的信号输入端之间电信号连接。
作为本技术方案的进一步改进方案：数字波束形成层包括多个FIR滤波器和多个乘法器，每个FIR滤波器与每个相对应的乘法器之间通过电信号连接。
作为本技术方案的进一步改进方案：数字波束成形层还包含二次电源、接收数据接口和发送数据接口，二次电源用于将外部输入的28V电源转化为数字相控阵系统工作需要的+5V、+3.3V或+1.8V规格的电源，接收数据接口和发送数据接口均为网口，接收数据接口用于接收外界发送的波束指向信息和驻留时间信息，发送数据接口用于将数字相控阵系统当前的状态信息发送到外界。
与现有技术相比，本发明的有益效果是：
本发明采用射频SOC简化射频收发信道，并在此基础上采用平面分层结构，包括平板天线阵列层、矩阵开关校准网络层、基于射频SOC的射频收发通道层和数字波束形成层等多层平面电路结构及天线背板等平面安装结构，并将多层结构通过垂直射频连接和垂直数字高速连接的方式构成瓦片式集成数字相控阵系统，通过采用高集成度射频SOC芯片的方式，将传统复杂的射频收发通道集成在一个单芯片内部，大大减小了系统体积，避免了天线间距过小对相控阵瓦片式集成的器件布局约束，进而形成具有完备功能的的数字相控阵系统，解决了传统数字相控阵砖块式集成方式成本高，元器件多，同步困难，集成难度大的问题，适用于需要设备轻量化，便携化的场景，大大拓展了数字相控阵使用范围。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明提出的一种高集成度数字相控阵系统的结构示意图；
图2为本发明提出的一种高集成度数字相控阵系统的矩阵开关校准网络层的原理框图；
图3为本发明提出的一种高集成度数字相控阵系统的射频SOC的内部构成图；
图4为本发明提出的一种高集成度数字相控阵系统的时钟树图；
图5为本发明提出的一种高集成度数字相控阵系统的接收数字波束成形的原理框图；
图6为本发明提出的一种高集成度数字相控阵系统的发射数字波束成形的原理框图。
附图中，各标号所代表的部件列表如下：
1平板天线阵列层、2矩阵开关校准网络层、3基于射频SOC的射频收发通道层、4数字波束形成层。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参阅图1～6，本发明实施例中，一种高集成度数字相控阵系统，包括平板天线阵列层1、矩阵开关校准网络层2、基于射频SOC的射频收发通道层3和数字波束形成层4，平板天线阵列层1与矩阵开关校准网络层2之间通过射频信号连接，矩阵开关校准网络层2与基于射频SOC的射频收发通道层3之间通过射频信号与高速数字信号连接，基于射频SOC的射频收发通道层3与数字波束形成层4之间通过高速数字信号连接。
优选地，平板天线阵列层1包括N单元天线阵列、微带单元和金属背板，N单元天线阵列采用√N*√N的平面布阵方式，每个单元天线的形式为微带天线，N单元天线阵列中的每个单元天线的馈电口固定连接在微带单元上，每个单元天线的馈电方式为背馈，微带单元安装在金属背板表面上。
优选地，矩阵开关校准网络层2包括校准发射通道、校准接收通道和矩阵开关网络，矩阵开关校准网络层2为平面PCB结构，矩阵开关网络包括高速总线连接器、多个SMA连接器和多个SMP连接器，高速总线连接器为60芯高速连接器，高速总线连接器用于传递来自于FPGA的控制信号并控制校准收发通道分时工作；第一SMA连接器分布于PCB左右两端，第一SMA连接器用于连接基于射频SOC的射频收发通道层3；多个SMP连接器分布于PCB中间位置，多个SMP连接器用于将信号连接至N单元天线阵列。
优选地，矩阵开关校准网络层2还包括SP8T和多个SPDT开关，SP8T和多个SPDT开关用于控制矩阵开关校准网络层2中信号的路由。
优选地，基于射频SOC的射频收发通道层3为平面PCB结构，基于射频SOC的射频收发通道层3包括控制信号连接器、多个第二SMA连接器、两个高速信号连接器和多个射频SOC芯片，控制信号连接器为60芯连接器，控制信号连接器与矩阵开关校准网络层2连接，用于传递来自于FPGA的控制信号，控制矩阵开关校准网络层2分时工作；多个第二SMA连接器分布于PCB左右两端，用于连接矩阵开关校准网络层2；两个高速信号连接器均为240芯连接器，两个连接器分布于PCB中间位置，与数字波束形成层4连接，用于传递来自于ADC和DAC的基带数据给波束形成层，并桥接FPGA的控制信号。
优选地，每个射频SOC芯片包括接收前端，发射前端，接收变频信道，发射变频信道，BB锁相环，RX锁相环，TX锁相环，ADC数据转换器，DAC数据转换器，接收前端的信号输出端与接收变频信道的信号输入端之间电信号连接，接收变频信道的信号输出端与ADC数据转换器的信号输入端之间电信号连接，RX锁相环的信号输出端与接收变频信道的信号输入端之间电信号连接，DAC数据转换器的信号输出端与发射变频信道的信号输入端之间电信号连接，发射变频信道的信号输出端与发射前端的信号输入端之间电信号连接，TX锁相环的信号输出端与发射变频信道的信号输入端之间电信号连接，BB锁相环的信号输出端分别与ADC数据转换器和DAC数据转换器的信号输入端之间电信号连接，当本发明采用16片射频SOC时，可构建16路同时收发射频系统，各个收发射频通道为全相参模式，保证通道的同步性能，具体的，由同一个50M参考时钟源功分为17路，其中16路给16片射频SOC的基带锁相环提供外部时钟，1路给锁相芯片ADF5355提供参考时钟，ADF5355锁定产生本振信号，该本振信号功分16路分别给16片射频SOC提供本振。本发明采用的射频SOC带有同步功能，具体的，其外部包含一个同步信号SYNC管脚，当该管脚收到外部同步触发脉冲时，会重置芯片内部基带锁相环的分频器，使得基带锁相环的输出被锁定到固定相位。当外部触发脉冲保持同步时，可保证多片SOC内部的采样时钟同步，本振布线误差和射频收发信道不一致性带来的幅相误差可以通过整机多通道校准去除。
优选地，数字波束形成层4包括多个FIR滤波器和多个乘法器，每个FIR滤波器与每个相对应的乘法器之间通过电信号连接，数字波束形成层4负责收发数字波束成形，数字波束形成层4其主要功能在FPGA内部实现，在接收端，数字波束形成器接收各个射频通道的AD数据，采用乘法器对各通道进行幅度加权，采用FIR滤波器对各路相位进行调整，并将各通道数据求和得到数字合成接收波束。在发射端，数字波束形成器根据发射波束指向和副瓣要求，产生各个通道的幅度和相位数据，并将其送入射频SOC的DAC进行数字/模拟转换，产生需要的射频信号，如图5和图6所示。
优选地，数字波束成形层还包含二次电源、接收数据接口和发送数据接口，二次电源用于将外部输入的28V电源转化为数字相控阵系统工作需要的+5V、+3.3V或+1.8V规格的电源，接收数据接口和发送数据接口均为网口，接收数据接口用于接收外界发送的波束指向信息和驻留时间信息，发送数据接口用于将数字相控阵系统当前的状态信息发送到外界。
以16通道数字相控阵系统为实施列的工作流程：
第一步，上电之后先执行校准流程，校准按照先校准发射再校准接收的方式进行，具体的，数字波束形成层中的FPGA控制校准网络处于接收状态，16路射频通道进入发射状态，即校准接收通道打开，并按照一定的时间间隔控制校准接收通道依次与16路射频发射通道相连，每路射频发射通道发射相同幅度，相同初相，相同频率的信号，校准接收通道依次接收射频发射通道发送的射频信号，并将射频信号转换为数字信号，通过FFT分析出各路信号的幅度相位差，计入发射校准表，此时发射校准完毕；
第二步，数字波束形成层中的FPGA控制校准网络处于发射状态，16路射频通道进入接收状态，即校准发射通道打开，并按照一定的时间间隔控制校准发射通道依次与16路射频接收通道相连，校准发射通道每次发射相同幅度，相同初相，相同频率的信号，射频接收通道依次接收校准发射通道发送的射频信号，并将射频信号转换为数字信号，通过FFT分析出各路信号的幅度相位差，计入接收校准表，此时接收校准完毕；
第三步，数字波束形成层接收主控的控制信息，包括发射波束指向，发射波束驻留时长，接收波束指向，接收波束驻留时长；
第四步，数字波束形成器根据接收到的发射波束指向计算各发射通道的增益相位配置表，将此增益相位配置表和发射校准表相加，得到矫正后的增益相位配置表，并根据该表的增益配置各发射通道的乘法器乘法因子，根据该表的相位配置各发射通道的FIR滤波器系数；配置完毕之后，数字波束形成器记录该时刻为T0，并按照接收到的发射波束驻留时长TI计时，当时刻进行到T0+T1时，发射波束成形结束，各发射通道关闭；
第五步，数字波束形成器根据接收到的接收波束指向计算各接收通道的增益相位配置表，将此增益相位配置表和接收校准表相加，得到矫正后的增益相位配置表，并根据该表的增益配置各接收通道的乘法器乘法因子，根据该表的相位配置各接收通道的FIR滤波器系数；配置完毕之后，数字波束形成器记录该时刻为T0，并按照接收到的发射波束驻留时长T2计时，当时刻进行到T0+T2时，接收波束成形结束，各接收通道关闭；
第六步，重复第二至第五步，可以得到天线的任意角度扫描，任意加权副瓣方向图。
以上，仅为本发明的较佳实施例而已，并非对本发明作任何形式上的限制；凡本行业的普通技术人员均可按说明书附图所示和以上而顺畅地实施本发明；但是，凡熟悉本专业的技术人员在不脱离本发明技术方案范围内，利用以上所揭示的技术内容而做出的些许更动、修饰与演变的等同变化，均为本发明的等效实施例；同时，凡依据本发明的实质技术对以上实施例所作的任何等同变化的更动、修饰与演变等，均仍属于本发明的技术方案的保护范围之内。

Claims (4)

1.一种高集成度数字相控阵系统，其特征在于，包括平板天线阵列层(1)、矩阵开关校准网络层(2)、基于射频SOC的射频收发通道层(3)和数字波束形成层(4)，平板天线阵列层(1)与矩阵开关校准网络层(2)之间通过射频信号连接，矩阵开关校准网络层(2)与基于射频SOC的射频收发通道层(3)之间通过射频信号与高速数字信号连接，基于射频SOC的射频收发通道层(3)与数字波束形成层(4)之间通过高速数字信号连接；
矩阵开关校准网络层(2)包括校准发射通道、校准接收通道和矩阵开关网络，矩阵开关校准网络层(2)为平面PCB结构，矩阵开关网络包括高速总线连接器、多个SMA连接器和多个SMP连接器，高速总线连接器用于传递来自于FPGA的控制信号并控制校准收发通道分时工作；第一SMA连接器分布于PCB左右两端，第一SMA连接器用于连接基于射频SOC的射频收发通道层(3)；多个SMP连接器分布于PCB中间位置，多个SMP连接器用于将信号连接至N单元天线阵列；
矩阵开关校准网络层(2)还包括SP8T和多个SPDT开关，SP8T和多个SPDT开关用于控制矩阵开关校准网络层(2)中信号的路由；
基于射频SOC的射频收发通道层(3)为平面PCB结构，基于射频SOC的射频收发通道层(3)包括控制信号连接器、多个第二SMA连接器、两个高速信号连接器和多个射频SOC芯片，控制信号连接器与矩阵开关校准网络层(2)连接，用于传递来自于FPGA的控制信号，控制矩阵开关校准网络层(2)分时工作；多个第二SMA连接器分布于PCB左右两端，用于连接矩阵开关校准网络层(2)；两个高速信号连接器分布于PCB中间位置，与数字波束形成层(4)连接，用于传递来自于ADC和DAC的基带数据给波束形成层，并桥接FPGA的控制信号；
每个射频SOC芯片包括接收前端，发射前端，接收变频信道，发射变频信道，BB锁相环，RX锁相环，TX锁相环，ADC数据转换器，DAC数据转换器，所述接收前端的信号输出端与接收变频信道的信号输入端之间电信号连接，所述接收变频信道的信号输出端与ADC数据转换器的信号输入端之间电信号连接，所述RX锁相环的信号输出端与接收变频信道的信号输入端之间电信号连接，所述DAC数据转换器的信号输出端与发射变频信道的信号输入端之间电信号连接，所述发射变频信道的信号输出端与发射前端的信号输入端之间电信号连接，所述TX锁相环的信号输出端与发射变频信道的信号输入端之间电信号连接，所述BB锁相环的信号输出端分别与ADC数据转换器和DAC数据转换器的信号输入端之间电信号连接。
2.根据权利要求1的一种高集成度数字相控阵系统，其特征在于，平板天线阵列层(1)包括N单元天线阵列、微带单元和金属背板，N单元天线阵列中的每个单元天线的馈电口固定连接在微带单元上，每个单元天线的馈电方式为背馈，所述微带单元安装在金属背板表面上。
3.根据权利要求1的一种高集成度数字相控阵系统，其特征在于，数字波束形成层(4)包括多个FIR滤波器和多个乘法器，每个FIR滤波器与每个相对应的乘法器之间通过电信号连接。
4.根据权利要求1的一种高集成度数字相控阵系统，其特征在于，数字波束成形层还包含二次电源、接收数据接口和发送数据接口，二次电源用于将外部输入的28V电源转化为数字相控阵系统工作需要的+5V、+3.3V或+1.8V规格的电源，接收数据接口和发送数据接口均为网口，接收数据接口用于接收外界发送的波束指向信息和驻留时间信息，发送数据接口用于将数字相控阵系统当前的状态信息发送到外界。
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