CN113451312A - 存储器单元 - Google Patents

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CN113451312A
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transistor
semiconductor
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荷尔本·朵尔伯斯
马克斯·乔汉斯·亨利卡斯·凡·戴尔
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Abstract

一种存储器单元，包括纳米线结构，上述纳米线结构包括晶体管的通道区域以及源极/漏极区域。上述纳米线结构亦包括电容装置的第一导体，上述第一导体作为上述纳米线结构的垂直延伸。

Description

存储器单元
技术领域
本公开涉及一种存储器装置，特别涉及一种具有垂直结构的存储器装置。
背景技术
集成电路(integrated circuit,IC)在制造上的进步，特别是在半导体装置制造上的进步，产生了可用于逻辑芯片设计的许多不同类型的存储器装置。举例来说，存储器装置可包括动态随机存取存储器(dynamic random access memory,DRAM)装置，DRAM装置包含了用于存储电荷的电容以及存取(access)晶体管。一般而言，在目前的半导体制造中，DRAM单元可包括平面场效晶体管(field-effect-transistor,FET)以及金属绝缘体金属电容器(metal-insulator-metal capacitor,MIMCAP)。因为各自的物理结构，用于DRAM单元的FET与MIMCAP通常被形成为水平地彼此相邻。
发明内容
本公开实施例提供一种存储器单元。上述存储器单元可包括在第一方向(y方向)上自位元线垂直延伸的晶体管。晶体管可包括漏极区域、源极区域、以及设置于漏极区域与源极区域之间的通道区域。漏极区域、源极区域以及通道区域可在第一方向(例如：y方向)上垂直地堆叠。存储器单元亦可包括在第一方向上垂直地位于晶体管上方的电容装置。电容装置包括第一导体。第一导体可在第一方向上被形成为在源极区域或漏极区域的垂直延伸，进而形成纳米线结构。电容装置亦包括第二导体，以及包括形成在第一导体与第二导体之间的第一介电层、第二介电层。存储器单元亦可包括栅极结构，栅极结构被设置为在第二方向(例如：x方向)上水平地相邻于通道区域。
本公开实施例提供一种存储器单位单元(memory unit cell)。上述存储器单位单元可包括多个存储器单元，存储器单元被设置为在第一方向上彼此水平地相邻。多个存储器单元中的每一者，可包括在第二方向(例如：y方向)上自位元线垂直延伸的晶体管。晶体管可包括纳米线结构，纳米线结构在第二方向上垂直延伸，并形成源极区域、漏极区域、以及设置于源极区域与漏极区域之间的通道区域。多个存储器单元中的每一者，亦可包括在第二方向上垂直地设置于晶体管上方的电容装置。电容装置可包括第一导体、第二导体、以及形成于第一导体与第二导体之间的第二介电层。第一导体可为纳米线结构在第二方向(例如：y方向)上的垂直延伸。存储器单位单元亦可包括多个位元线。多个位元线的每一者，可耦接至选自多个存储器单元中的第一组存储器单元。存储器单位单元亦可包括多个字元线。多个字元线的每一者，可耦接至选自多个存储器单元中的第二组存储器单元。
本公开实施例提供一种存储器单元的形成方法。上述形成方法可包括在第一薄层(例如：ILD层)上方形成位元线。上述形成方法亦可包括在位元线以及第一薄层(例如：ILD层)上方形成晶体管。晶体管可包括纳米线结构，纳米线结构形成晶体管的源极区域、漏极区域以及通道区域。纳米线结构可在第一方向(例如：y方向)上自位元线垂直地延伸。上述形成方法亦可包括在晶体管上方垂直地形成电容装置。电容装置可包括第一导体、第二介电层以及第二导体。第一导体可在第一方向上形成纳米线结构的垂直延伸。
附图说明
本公开的态样自后续实施方式及附图可更佳理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1是根据本公开实施例所示，在形成互补式金属氧化物半导体(CMOS)晶体管、形成于下方层级介电材料层的第一金属互连结构、以及隔离介电层之后的范例性结构的垂直截面图。
图2所示是形成层间介电(ILD)层之后的范例性结构的垂直截面图。
图3所示是形成层间介电(ILD)层上方的位元线层之后的范例性结构的垂直截面图。
图4所示是形成位元线层上方的半导体层之后的范例性结构的垂直截面图。
图5所示是形成通道层之后的范例性结构的垂直截面图。
图6A至图6D系图5的范例性结构的俯视图，显示在各种实施例适于使用的通道结构的不同形状，其中垂直平面A-A是为图5的垂直截面的平面。
图7所示是形成间隔物氧化层之后的范例性结构的垂直截面图。
图8所示是形成第一介电层之后的范例性结构的垂直截面图。
图9所示是形成栅极层之后的范例性结构的垂直截面图。
图10所示是移除栅极材料与介电材料之后的范例性结构的垂直截面图。
图11所示是形成栅极结构之后的范例性结构的垂直截面图。
图12所示是形成第一导体之后的范例性结构的垂直截面图。
图13所示是形成第二介电材料之后的范例性结构的垂直截面图。
图14所示是形成第二导体之后的范例性结构的垂直截面图。
图15A至图15F是包括垂直堆叠的晶体管与电容装置的存储器单元的替代性实施例的垂直截面图。
图16A至图16D是沿着图15A至图15F的线段B-B在x-z平面上截取的水平截面图，显示纳米线结构的截面形状的范例。
图17A及图17B是在x-z平面上截取的简化示意图，显示包含四个存储器单元的存储器单位单元。
图18所示是形成存储器单元的许多薄层之后的范例性结构的垂直截面图。
图19所示是形成硬遮罩与硬遮罩中的纳米线空腔之后的范例性结构的垂直截面图。
图20A至图20D是图19的范例性结构的俯视图，显示用于各种实施例中的纳米线空腔的不同形状，其中垂直平面C-C是为图19的垂直截面的平面。
图21所示是纳米线空腔延伸到存储器单元的薄层之中后的范例性结构的垂直截面图。
图22所示是在纳米线空腔中形成介电层之后的范例性结构的垂直截面图。
图23所示是在纳米线空腔中形成纳米线结构之后的范例性结构的垂直截面图。
图24所示是存储器单位单元的三维透视图。
图25所示是另一个存储器单位单元的三维透视图。
图26是根据本公开各种实施例的制程流程图，显示制造存储器单元的方法的步骤。
图27是根据本公开各种实施例的制程流程图，显示制造存储器单元的另一种方法的步骤。
图28是根据本公开各种实施例的制程流程图，显示制造存储器单元的又一种方法的步骤。
其中，附图标记说明如下：
8:基板
9:半导体材料层
100:存储器阵列区域
200:周边区域
601:第一介电材料层
610:第一互连层级介电材料层
612:装置接点通孔结构
618:第一金属线结构
620:第二互连层级介电材料层
622:第一金属通孔结构
628:第二金属线结构
635:平面绝缘间隔物层
700:CMOS电路
701:场效晶体管
720:浅沟槽隔离结构
732:源极区域
735:半导体通道
738:漏极区域
742:金属半导体合金区域
748:金属半导体合金区域
750:栅极结构
752:栅极介电层
754:栅极电极
756:介电栅极间隔物
758:栅极覆帽介电质
20:ILD层
18:位元线
23L:半导体层
25L:半导体层
27L:半导体层
T1～T3:厚度
23:漏极区域
25:通道区域
27:源极区域
106:纳米线结构
D1:直径
Lt:长度
Lch:长度
A-A:垂直平面
22:间隔物氧化层
24:第一介电层
26L:栅极层
26:栅极结构
105:晶体管
H1:高度
Lg:长度
28:第二间隔物
14:第一导体
30:第二介电层
32:第二导体
104:电容装置
107:存储器单元
H2:高度
R1:半径
B-B:线段
D2～D5:直径
105A:第一晶体管
105B:第二晶体管
18A:第一位元线
22A:第一晶体管间隔物氧化层
23A:第一漏极区域
24A:第一晶体管第一介电层
25A:第一通道区域
26A:第一栅极结构
27A:第一源极区域
28A:第一晶体管第二间隔物
18B:第二位元线
22B:第二晶体管间隔物氧化层
23B:第二漏极区域
24B:第二晶体管第一介电层
25B:第二通道区域
26B:第二栅极结构
27B:第二源极区域
28B:第二晶体管第二间隔物
40:字元线
F1:宽度
F2:宽度
109:存储器单元
34:硬遮罩
36:纳米线空腔
C-C:垂直平面
D6:直径
38:隔离覆帽
300:存储器单位单元
1000:方法
1002～1006:操作
1100:方法
1102～1114:操作
1200:方法
1202～1210:操作
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一元件、组件及/或特征成形于第二元件、组件及/或特征之上或上方，其可能包含第一与第二元件、组件及/或特征以直接接触成形的实施例，亦可能包含有附加元件、组件及/或特征形成于第一特征与第二特征之间，而使第一与第二元件、组件及/或特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述图式中一个元件、组件及/或特征与(一或多个)其他元件、组件及/或特征间的关系。除了图式所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备及/或装置可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。除非另有明确说明，否则假设具有相同参考符号的每个元件、组件及/或特征具有相同的材料组成，且具有在相同厚度范围内的厚度。
一般而言，半导体装置的制造可分为前段制程(front-end-of-the line,FEOL)、中段制程(middle-of-the-line,MOL)、以及后段制程(back-end-of-the-line,BEOL)。一般而言，在目前的半导体制造中，某些元件，例如存取(或选择器)晶体管以及电容器，是在FEOL制程中形成的。一些存储器装置，例如DRAM装置，可在BEOL制程中通过建构存储器阵列(例如：电容器)来创建。在BEOL制程中所建构的这些存储器装置，通常需要一个存取(或选择器)晶体管来致能(enable)存储器阵列中的单元，以进行读取/写入(例如：在电容器中存储电荷)。然而，在目前的半导体制造中，存取(或选择器)晶体管通常是在FEOL制程中形成的，且对于在BEOL制程中通过建构存储器阵列所创建的存储器装置而言，这些存取(或选择器)晶体管可能并不理想。也就是说，对于存储器单元，在FEOL制程中形成的存取(或选择器)晶体管通常是硅(Si)FET，且电容器需要在物理上有着较大的尺寸，例如，金属绝缘体金属电容器(MIMCAP)。因为电容器的物理尺寸，因此硅FET与MIMCAP通常被水平地形成并且是平面的(例如：电流在平面中流动)。如此一来，存取(或选择器)晶体管(例如：FET)以及电容器(例如：MIMCAP)可能不会垂直堆叠以增加密度或是嵌入逻辑中。通过减少将存取(或选择器)晶体管以水平方式形成的需求，以及形成垂直的存储器装置，可达成尺寸上的节省。
此外，存储在易失性(volatile)存储器单元(例如：DRAM中的存储器单元)中的数据，需要被“再新(refresh)”，例如，读取与再写入(rewritte)，以保存数据。存储器单元(例如：DRAM中的存储器单元)的再新率Rref取决于电容器的保持时间(retention time)tret：tret＝Q/Ioff，其中Q是存储的电荷，而Ioff是存取(或选择器)晶体管的关闭电流(off-current)。一般而言，硅晶体管具有较大的关闭电流Ioff，它需要较高的存储电荷Q，以达到较大的保持时间tret。诸如氧化铟镓锌薄膜晶体管(InGaZnO TFT)的氧化物半导体具有较低的关闭电流Ioff，例如低于1.0皮安培(picoAmpere,Pa)。因此，氧化物半导体晶体管可能非常适合用在这种存储器装置中。
根据本公开实施例，半导体装置(例如：存储器单元)包括能够垂直堆叠在另一者上的晶体管(例如：TFT)以及存储器元件(例如：电容器)。因为晶体管以及存储器元件可被垂直堆叠，因此存储器单元的整体水平面积得以降低。此外，垂直堆叠的晶体管以及存储器元件允许存储器单元的各种组件在BEOL制程中形成，以及在基板上提供额外的空间。
在本文所公开的各种实施例中，晶体管(例如：TFT)可包括设置在第一方向(例如：垂直方向)上的通道结构，并具有围绕通道结构的栅极结构。在本文所公开的各种实施例中，通道结构可包括沿着第一方向(例如：垂直方向)垂直堆叠的堆叠的纳米线(nanowire)结构，例如堆叠的氧化铟镓锌(IGZO)/氧化铟锡(ITO)纳米线结构，或是其他合适的垂直堆叠的材料纳米线结构。在本文所公开的各种实施例中，晶体管的源极与漏极可由第一材料(例如：ITO或任何其他合适的材料)形成，而通道可由第二材料(例如：IGZO或任何其他合适的材料)形成。在一些实施例中，源极、漏极以及通道均可由相同的材料(例如：IGZO或任何其他合适的材料)形成。
在本文所公开的各种实施例中，存储器元件(例如：电容器)可在第一方向上被堆叠于晶体管上。在本文所公开的各种实施例中，电容器的第一导体可被形成为晶体管的纳米线结构的垂直延伸。在本文所公开的各种实施例中，电容器的第一导体可在第一方向(例如：垂直方向)上被配置为具有围绕第一导体的介电材料以及围绕介电材料的第二导体。在本文所公开的各种实施例中，电容器的第一导体可由与晶体管的源极以及漏极相同的材料形成，例如ITO。在本文所公开的各种实施例中，电容器的第一导体板(plate)可由与晶体管的源极和漏极不同的一或多种材料形成，例如金属或金属合金。在任何实施例中，可在BEOL制程中制造各种实施例的存储器单元(例如：晶体管与存储器元件)。
参照图1，图1显示了根据本公开实施例所示的范例性结构。范例性结构包括基板8，基板8可为半导体基板，例如商务上可取得的硅基板。至少在基板8的上方部分处，基板8可包括半导体材料层9。半导体材料层9可为体(bulk)半导体基板的表面部分，或者可为绝缘层上半导体(semiconductor-on-insulator,SOI)基板的顶部半导体层。在一个实施例中，半导体材料层9包括单晶半导体材料，例如单晶硅。
可在半导体材料层9的上方部分中形成浅沟槽隔离(shallow trench isolation)结构720，浅沟槽隔离结构720包括诸如氧化硅的介电材料。可在每个区域中形成合适的掺杂的半导体井(well)，例如p型井以及n型井，其中这些区域被浅沟槽隔离结构720的一部分横向包围。场效晶体管701可被形成在半导体材料层9的顶部表面上方。举例来说，每个场效晶体管可包括源极区域732、漏极区域738、半导体通道735、以及栅极结构750，其中半导体通道735包含基板8在源极区域732与漏极区域738之间延伸的表面部分。半导体通道735可包括单晶半导体材料。每个栅极结构750可包括栅极介电层752、栅极电极754、栅极覆帽(cap)介电质758、以及介电栅极间隔物756。源极侧的金属半导体合金区域742可被形成在每个源极区域732上，而漏极侧的金属半导体合金区域748可被形成在每个漏极区域738上。
范例性结构可包括存储器阵列区域100，在存储器阵列区域100中，可随后形成存储器单元的阵列。范例性结构可进一步包括周边(peripheral)区域200，在周边区域200中，提供了用于存储器装置阵列的控制电路。一般而言，CMOS电路700中的场效晶体管701，可通过对应的一组金属互连结构电性连接至对应的存储器单元的电极。
周边区域200中的装置(例如：场效晶体管701)，可提供操作将在后续形成的存储器单元阵列的功能。具体来说，周边区域中的装置，可被配置以控制存储器单元阵列的编程(programming)操作、抹除(erase)操作、以及感测(读取)操作。举例来说，周边区域中的装置可包括感测电路及/或编程电路。形成于半导体材料层9的顶部表面上的装置，可包括互补式金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)晶体管以及可选用的附加半导体装置(例如：电阻器、二极管、电容器等)，并统称为CMOS电路700。
CMOS电路700中的一或多个场效晶体管701可包括半导体通道735，半导体通道735包含基板8中的半导体材料层9的一部分。若半导体材料层9包括诸如单晶硅的单晶半导体材料，则CMOS电路700中的每个场效晶体管701的半导体通道735，可包括诸如单晶硅通道的单晶半导体通道。在一个实施例中，CMOS电路700中的多个场效晶体管701可包括各自的节点(node)，该节点在之后被电性连接至随后形成的对应的存储器单元的节点。举例来说，CMOS电路700中的多个场效晶体管701可包括各自的源极区域732或各自的漏极区域738，源极区域732或漏极区域738在之后被电性连接至随后形成的对应的存储器单元的节点。
在一个实施例中，CMOS电路700可包括程式化控制电路，被配置以控制用于程式化对应存储器单元的一组场效晶体管701的栅极电压，以及被配置以控制随后形成的存取(或选择器)晶体管的栅极电压。
随后，可在基板8及其上的半导体装置(例如：场效晶体管701)上方，形成于介电材料层内形成的各种金属互连结构。在说明用的范例中，举例来说，介电材料层可包括第一介电材料层601、第一互连层级(level)介电材料层610、以及第二互连层级介电材料层620，其中第一介电材料层601可为围绕了连接至源极与漏极的接点结构的薄层(有时称为接点层级介电材料层601)。金属互连结构可包括形成在第一介电材料层601之中，并且接触CMOS电路700的对应组件的装置接点通孔结构612、形成在第一互连层级介电材料层610中的第一金属线结构618、形成在第二互连层级介电材料层620的下方部分中的第一金属通孔结构622、以及形成在第二互连层级介电材料层620的上方部分中的第二金属线结构628。
每个介电材料层(第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)可包括介电材料，例如二氧化硅、未掺杂的硅酸盐玻璃(silicateglass)、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、非晶(amorphous)氟化碳、其多孔变体(porous variant)、或其组合。每个金属互连结构(装置接点通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)可包括至少一种导电材料，金属互连结构可为金属衬垫(liner)(例如：金属氮化物或金属碳化物)与金属填充材料的组合。每个金属衬垫可包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、碳化钛(TiC)、碳化钽(TaC)、以及碳化钨(WC)，而每个金属填充材料部分可包括钨(W)、铜(Cu)、铝(Al)、钴(Co)、钌(Ru)、钼(Mo)、钽(Ta)、钛(Ti)、其合金、及/或其组合。亦可使用公开的范围之内可思及的其他合适的材料。在一个实施例中，可通过双镶嵌(dual damascene)制程将第一金属通孔结构622与第二金属线结构628形成为整合的线与通孔结构。尽管使用了在第二互连层级介电材料层620上方形成存储器单元阵列的实施例来描述本公开，但本文同时亦明确考量了在不同金属互连层级处形成存储器单元阵列的实施例。
存取(或选择器)晶体管的阵列以及存储器单元的阵列，可随后被沉积在介电材料层(第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)上方，其中这些介电材料层中形成有金属互连结构(装置接点通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)。在形成存取(或选择器)晶体管阵列或存储器单元阵列之前，先行形成的所有介电材料层的组合，被统称为下方层级介电材料层(第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)。形成在下方层级介电材料层(第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)中的所有金属互连结构的组合，在本文中被统称为第一金属互连结构(装置接点通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)。一般而言，形成在至少一个下方层级介电材料层(第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)之中的第一金属互连结构(装置接点通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)，可被形成在半导体材料层9上方，其中半导体材料层9位于基板8之中。
根据本公开的一个态样，存取(或选择器)晶体管可被形成在一个金属互连层级中，该金属互连层级覆盖了包含下方层级介电材料层(第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)以及第一金属互连结构(装置接点通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)的金属互连层级。在一个实施例中，具有均匀厚度的平面介电材料层可被形成在下方层级介电材料层(第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)上方。平面介电材料层在本文中被称为平面绝缘间隔物层635。平面绝缘间隔物层635包括介电材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、或是多孔介电材料，并且可通过化学气相沉积(chemical vapor deposition)来沉积。平面绝缘间隔物层635的厚度，可处于30nm(纳米)至300nm的范围内，但是亦可使用更小以及更大的厚度。
一般而言，其中包含有金属互连结构(例如：第一金属互连结构(装置接点通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628))的互连层级介电层(例如：下方层级介电材料层(第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620))，可被形成在CMOS电路700上方。平面绝缘间隔物层635可被形成在互连层级介电层上方。
本公开的各种实施例可提供一种异质结构(hetero-structure)的垂直纳米线晶体管存储器单元，例如电容器存储器组件堆叠在薄膜晶体管(TFT)上方，薄膜晶体管被操作以作为存取(或选择器)晶体管，在薄膜晶体管中，源极与漏极可为第一材料，例如ITO或任何其他合适的材料，而通道可为第二材料，例如IGZO或任何其他合适的材料。本公开的各种实施例可提供一种异质结构的垂直纳米线晶体管，其中源极、漏极与通道可为相同材料，例如ITO、IGZO或任何其他合适的材料。各种实施例的异质结构垂直纳米线晶体管可在BEOL制程中制造。
本公开的各种实施例的异质结构垂直纳米线晶体管装置，可包括沿着第一方向串联并向上堆叠的存储器组件与晶体管。晶体管可包括包含通道区域的通道结构，以及包括位于通道区域的两侧上的源极/漏极区域。通道区域以及源极/漏极区域可沿着第一方向向上堆叠。晶体管可包括围绕通道结构的栅极结构。晶体管可包括第一接点结构，第一接点结构被设置于通道结构的底部表面上并连接至源极/漏极区域中的一者。晶体管可包括第二接点结构，第二接点结构被设置于通道结构的顶部表面上并连接至源极/漏极区域中的一者。栅极结构可位于第一接点结构与第二接点结构之间。
图2所示是形成层间介电(interlayer dielectric,ILD)层20之后，范例性结构的垂直截面图。ILD层20可形成自ILD材料，例如二氧化硅、未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、或是多孔介电材料。在本公开的范围内，亦思及用于ILD层20的其他合适的材料。可通过任何沉积制程形成ILD层20，例如化学气相沉积、自旋涂布(spin-coating)、物理气相沉积(physical vapor deposition,PVD)(亦称为溅镀(sputtering))、原子层沉积(atomic layer deposition,ALD)等。ILD层20可为分隔FEOL装置与BEOL装置的薄层，例如图1所示的平面绝缘间隔物层635。因此，形成在ILD层20上方的异质结构垂直纳米线晶体管，亦可被形成在图1所示的结构上方，其中平面绝缘间隔物层635被用作ILD层20。尽管并未图示，但ILD层20可包括其他特征，例如通孔(via)、接点(contact)、金属导轨(metal track)，以连接ILD层20的任何一侧上的半导体装置。ILD层20可被形成为BEOL制程的一部分。作为范例，因为ILD层20可被形成为BEOL制程的一部分，因此ILD层20可位于互连之中、互补式金属氧化物半导体(CMOS)晶体管上方、CMOS晶体管下方等。
图3所示是在ILD层20上方形成位元线18之后，范例性结构的垂直截面图。位元线18可在一个方向上被形成于ILD层20的顶部，例如在图3所示的y方向上。以这种方式，位元线18可与ILD层20一起沿着y方向向上堆叠。位元线18可形成自Cu、Co、Ru、W、Ti、Ta、TiN、TaN、或其组合。在本公开的范围内，亦思及了用于位元线18的其他合适的材料。可通过顺应性(conformal)或非顺应性(non-conformal)的沉积制程来形成位元线18，例如PVD、ALD等。位元线18的厚度可处于自约2nm到约40nm的范围内，例如自约4nm到约20nm，但是亦可使用较小及较大的厚度。位元线18可被操作以将数据“读取”或“写入”到随后形成的电容装置(capacitive device)104，例如，从电容装置104提取电荷或将电荷存储在电容装置104中。
图4所示是在位元线18上方形成半导体层23L、25L、27L之后，范例性结构的垂直截面图。半导体层23L、25L、27L可包括氧化半导体层堆叠。如图4所示，半导体层23L、25L、27L可被形成为在y方向上向上堆叠的三个薄层，使得半导体层23L的一层可为沉积在位元线18上的底层、半导体层25L的第二层可为沉积在半导体层23L的底层上的中间层、以及半导体层27L的第三层可为沉积在半导体层25L的中间层上的顶层。半导体层25L的第二层可将半导体23L的底层与半导体层27L的顶层分隔。半导体层23L、25L、27L可在y方向上依序地沉积在彼此的顶部上，如此一来，可首先沉积半导体层23L，然后可沉积半导体层25L，并且可接着沉积半导体层27L。可通过顺应性或非顺应性的沉积制程来形成半导体层23L、25L、27L，例如PVD、ALD等。半导体层23L、25L、27L可形成自下列材料：氧化铟镓锌(IGZO)、氧化铟锡(ITO)、氧化镓(例如：Ga2O3)、或是氧化铟(例如：In2O3)、氧化锌(例如：ZnO)。在本公开的范围内，亦思及了用于半导体层23L、25L、27L的其他合适的材料。
半导体层23L、25L、27L可被各自沉积为具有厚度T1、T2、T3。在一些实施例中，半导体层23L的厚度T1与半导体层27L的厚度T3可以相同。在一些实施例中，半导体层23L的厚度T1与半导体层27L的厚度T3可以不同。在一些实施例中，半导体层25L的厚度T2可大于半导体层23L的厚度T1，且半导体层25L的厚度T2可大于半导体层27L的厚度T3。半导体层23L的厚度T1，可处于自约5nm到约80nm的范围内，例如自约10nm到约40nm，但是亦可使用较小及较大的厚度。半导体层25L的厚度T2，可处于自约10nm到约80nm的范围内，例如自约20nm到约40nm，但是亦可使用较小及较大的厚度。半导体层27L的厚度T3，可处于自约5nm到约80nm的范围内，例如自约10nm到约40nm，但是亦可使用较小及较大的厚度。
作为半导体层23L、25L、27L的组成的一个具体范例，半导体层23L可由ITO形成，半导体层25L可由IGZO形成，而半导体层27L可由ITO形成。作为半导体层23L、25L、27L的组成的进一步具体范例，半导体层23L及27L的薄层可由对金属形成良好接触的半导体氧化物形成，例如ITO、InZnO、或是缺氧(oxygen deficient)(例如：高度掺杂)IGZO，而半导体层25L可由构成良好的低漏电(low-leakage)晶体管的材料形成，例如理想配比的(stoichiometric)InGaZnO4、Ga2O3、In2O3或ZnO。作为半导体层23L、25L、27L的组成的另一个具体范例，半导体层23L、25L、27L的每一者可由IGZO形成，其中在所有的三个半导体层23L、25L、27L中，组成(composition)是不一样的。作为半导体层23L、25L、27L的组成的另一个具体范例，半导体层23L、25L、27L的每一者可由IGZO形成，其中半导体层23L、27L中的组成不同于半导体层25L中的组成。
图5所示是形成纳米线结构106之后，范例性结构的垂直截面图。可通过下列方式形成纳米线结构106：通过图案化或其他方法，移除形成自半导体层23L、25L、27L的半导体层堆叠的一些部分，以在y方向上形成垂直结构。可使用任何合适的方法执行半导体层23L、25L、27L的图案化或材料移除，例如通过遮蔽(masking)与蚀刻制程等方法执行。纳米线结构106可为在向上堆叠的方向上延伸的柱状物(例如：在y方向上延伸的垂直柱状物)。纳米线结构106可形成自半导体层23L、25L、27L，使得纳米线结构106包括位于通道区域25的两侧上的两个漏极/源极区域23、27。通道区域25与两个漏极/源极区域23、27可沿着相同的方向(例如：y方向)向上堆叠。通道区域25可形成自半导体层25L，而两个漏极/源极区域23、27可分别形成自半导体层23L、27L。
纳米线结构106可为在y方向上延伸的纳米线。在一些实施例中，纳米线结构106可为柱状物，该柱状物为在向上堆叠的方向上延伸的圆柱状结构。举例来说，图6A是图5的范例性结构的俯视图，显示了纳米线结构106是为具有圆形截面的圆柱状纳米线。垂直平面A-A是为图5的垂直截面的平面。此外，通道区域25可为具有非圆形的其他截面的柱状物。在一些实施例中，纳米线结构106可为柱状物，该柱状物为在向上堆叠的方向上延伸的长方体结构。举例来说，图6B是图5的范例性结构的俯视图，显示了纳米线结构106是为具有正方形截面的长方体纳米线。垂直平面A-A是为图5的垂直截面的平面。正方形截面的角落可以是圆弧状的，也可以不是圆弧状的。作为另一个范例，图6C是图5的范例性结构的俯视图，显示了纳米线结构106是为具有矩形截面的长方体纳米线。垂直平面A-A是为图5的垂直截面的平面。矩形截面的角落可以是圆弧状的，也可以不是圆弧状的。在一些实施例中，纳米线结构106可为柱状物，该柱状物为在向上堆叠的方向上延伸的椭圆形截面结构。举例来说，图6D是图5的范例性结构的俯视图，显示了纳米线结构106是为具有椭圆形截面的纳米线。垂直平面A-A是为图5的垂直截面的平面。在本公开的范围内，亦思及了其他截面形状。举例来说，在本公开的范围内，亦思及了三角形或多边形的截面。
回来参照图5。通道区域25在向上堆叠的方向(例如：y方向)上的长度Lch，可以与半导体层25L的厚度T2相同。长度Lch可处于自约10nm到约80nm的范围内，例如自约20nm到约40nm，但是亦可使用较小及较大的厚度。纳米线结构106在向上堆叠的方向(例如：y方向)上的长度(Lt)，可以对应两个漏极/源极区域23、27以及通道区域25的总长度。纳米线结构106的直径D1在沿着纳米线结构106的整个高度上可以号称(nominally)是均匀的。换句话说，直径D1沿着向上堆叠的方向(例如：y方向)可以是均匀的。通道长度Lch可为直径D1的大约三倍(3x)。
尽管图5显示了可对应纳米线结构106的圆形横截面的直径D1，但纳米线结构106的尺寸可由在x方向与z方向上的平面中得出，该平面可以是相对于截面形状所定义的。举例来说，如果纳米线结构106具有矩形或正方形的截面，如图6B或图6C所示，则纳米线结构106可由宽度与长度来定义。同样地，如果纳米线结构106具有椭圆形或椭圆状的截面，如图6D所示，则纳米线结构106可由长轴的长度、短轴的长度、椭圆的中心与每个焦点之间的距离来定义。在任何这些范例中，通道长度Lch可为这些尺寸中任何一者的大约三倍(3x)，这些尺寸例如：矩形/正方形的宽度、矩形/正方形的长度、椭圆的长轴的长度、椭圆的短轴的长度、或是椭圆的焦点间的距离。
图7所示是形成间隔物氧化层22之后，范例性结构的垂直截面图。间隔物氧化层22可在一个方向上被形成于位元线18的顶部上，该方向例如图7所示的y方向。在这种方式中，间隔物氧化层22可沿着y方向，在位元线18的顶部上以及沿着纳米线结构106的边缘向上堆叠。间隔物氧化物层22可由二氧化硅(SiO2)形成。在本公开的范围内，亦思及了用于间隔物氧化层22的其他合适的材料。可通过顺应性或非顺应性的沉积制程来形成间隔物氧化物层22，例如PVD、ALD等。
间隔物氧化物层22的厚度，可处于自约2nm到约20nm的范围内，例如自约5nm到约10nm，但是亦可使用较小及较大的厚度。间隔物氧化物层22可被形成在位元线18上，并围绕纳米线结构106的漏极区域23的一部分。间隔物氧化物层22可被配置以作为隔离层，用以将位元线18与将建构在间隔物氧化物层22的顶部上的附加薄层隔离。
图8所示是形成第一介电层24之后，范例性结构的垂直截面图。第一介电层24可在一个方向上被形成在纳米线结构106以及间隔物氧化物层22的顶部上，该方向例如图8所示的y方向。在这种方式中，间隔物氧化层22可沿着y方向在间隔物氧化物层22的顶部上向上堆叠。第一介电层24可围绕包含了纳米线结构106的漏极区域23、通道区域25、以及源极区域27的一些部分的纳米线结构106。第一介电层24可由高介电常数(高k值)介电材料形成，例如二氧化铪(例如：HfO2)、氧化铝(例如：Al2O3)、氧化铪锆(HZO)、氧化硅铪的不同种类(species)(例如：HfSiOx)、氧化铪镧的不同种类(例如：HfLaOx)等。在本公开的范围内，亦思及了用于第一介电层24的其他合适的材料。可通过顺应性的沉积制程形成第一介电层24，例如ALD。第一介电层24的厚度，可处于自约1nm到约16nm的范围内，例如自约2nm到约8nm，但是亦可使用较小及较大的厚度。
图9所示是形成栅极层26L之后，范例性结构的垂直截面图。栅极层26L可在一个方向上被形成在第一介电层24的顶部上，该方向例如图9所示的y方向。在这种方式中，栅极层26L可沿着y方向在第一介电层24的顶部上向上堆叠，并围绕纳米线结构106。在这种方式中，第一介电层24可位于纳米线结构106与栅极层26L之间，且第一介电层24可位于栅极层26L与间隔物氧化层22之间。栅极层26L可由金属材料形成，例如TiN、TaN、Ti、Ta、W、钛铝(TiAl)等。在本公开的范围内，亦思及了用于栅极层26L的其他合适的材料。可通过顺应性或非顺应性的沉积制程来形成栅极层26L，例如PVD、ALD等。可蚀刻栅极层26L以形成栅极结构26，栅极结构26被操作以控制随后形成的晶体管105的输出电流。栅极结构26可为字元线40，或是被形成为字元线40的一部分，如下文所讨论的图16A至图17B所示。在一些实施例中，栅极层26L的一部分可被移除，并以字元线40的材料取代。栅极结构26与字元线40可被操作以启动(activate)晶体管105，使得位元线18可“读取”或“写入”数据到电容装置104，例如自电容装置104提取电荷或是将电荷存储在电容装置104中。
图10所示是移除栅极层26L的一部分以及第一介电层24的一部分之后，范例性结构的垂直截面图。图10显示可自栅极层26L以及第一介电层24两者移除材料，例如通过化学机械研磨(chemical-mechanical polishing,CMP)制程移除，使得栅极层26L与第一介电层24以高度H1共平面，其中高度H1自向上堆叠的方向(例如：在y方向上)正交地延伸。在自栅极层26L移除栅极材料之后，栅极结构26可具有在向上堆叠的方向上的长度Lg(例如：在y方向上的长度Lg)，其中长度Lg大于通道区域25在向上堆叠的方向上的长度Lch(例如：在y方向上的长度Lch)。栅极结构26在向上堆叠的方向上的长度Lg(例如：在y方向上的长度Lg)，可处于自约20nm到约160nm的范围内，例如自约40nm到约80nm，但是亦可使用较小及较大的厚度。漏极/源极区域23、27、通道区域25、第一介电层24以及栅极结构26，可在纳米线结构106中形成晶体管105。
图11所示是形成第二间隔物28之后，范例性结构的垂直截面图。基于图10所示的结构，栅极结构26以及第一介电层24可被掘入(recess)至低于源极区域27的顶部表面下方。举例来说，可执行选择性蚀刻制程，以自源极区域27的顶部表面掘入围绕纳米线结构106的栅极结构26以及第一介电层24。第二间隔物28可被形成在栅极结构26以及第一介电层24的一部分上。第二间隔物28亦围绕纳米线结构106的源极区域27的一部分。第二间隔物28用于将晶体管105的组件与随后形成的电容装置104的组件电性隔离。第二间隔物28可由任何类型的绝缘材料构成。举例来说，第二间隔物28的构成可为未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、多孔介电材料、或其组合。在一些实施例中，第二间隔物28由SiO2构成。在本公开的范围内，亦思及了其他合适的绝缘材料。
图12所示是在纳米线结构106上形成第一导体14之后，范例性结构的垂直截面图。在一些实施例中，可在图11所示的中间结构上形成第一导体材料的覆盖层(blanketlayer)。在一些实施例中，纳米线结构106对应随后形成的电容装置104的第一导体14的部分，可由与源极区域27不同的材料组成，如图12至图14所示。在其他实施例中，纳米线结构106对应随后形成的电容装置104的第一导体14的部分，可由与源极区域27相同的材料组成(例如：见图15A)。举例来说，如果源极区域27由氧化物半导体形成，则第一导体14可由金属、金属合金等组成，例如Cu、Co、Ru、W、Ti、T、TiN、TaN、Al、TiAl、或其组合。替代性地，第一导体14亦可由诸如氧化物半导体的半导体材料形成，例如ITO、氧化铟(例如：In2O3)、氧化锌(例如：ZnO)等。可在第一导体材料的覆盖层上方沉积光阻(photoresist)层(未图示)，并对其进行图案化(pattern)以遮蔽纳米线结构106。第一导体材料的覆盖层可被非等向性地(anisotropically)蚀刻，以形成如图12所示的纳米线结构106的第一导体14的结构。
图13所示是在纳米线结构106上形成第二介电层30之后，范例性结构的垂直截面图。在一些实施例中，可在图12所示的中间结构上形成第二介电材料的覆盖层。在一些实施例中，纳米线结构106对应随后形成的电容装置104的第二介电层30的部分，可被形成在第二间隔物28上，并围绕纳米线结构106的源极区域27的一部分以及第一导体14。在一些实施例中，第二介电层30可由任何类型的高介电常数(高k值)材料组成。举例来说，第二介电层30可由HfO2、Al2O3、HZO、HfSiOx、HfLaOx等组成。可在第二介电层30的覆盖层上方沉积光阻层(未图示)，并对其进行图案化以遮蔽纳米线结构106。第二介电层30的覆盖层可被蚀刻，以形成如图13所示的纳米线结构106的第二介电结构。可通过ALD以顺应性的方式，在第二间隔物28以及纳米线结构106上方沉积第二介电层。
图14所示是在纳米线结构106上形成第二导体32的结构之后，范例性结构的垂直截面图。在一些实施例中，可在图13所示的中间结构上形成第二导体材料的覆盖层。在一些实施例中，纳米线结构106对应随后形成的电容装置104的第二导体32的部分，可被形成在第二介电层30上，并围绕纳米线结构106的源极区域27、第一导体14、以及第二介电层30的一部分。在一些实施例中，第二导体32可由任何类型的导电材料组成，例如金属、金属合金、复合材料(composite material)等。举例来说，第二导体可由Cu、Co、Ru、W、Ti、T、TiN、TaN、Al、TiAl、或其组合所组成。第一导体14、第二导体32以及插入其间的第二介电层30形成了电容装置104(例如：电容器)，电容装置104能够以电荷的形式为存储器单元107存储数据。
在实施例中，电容装置104所具有的尺寸，可对应存储器单元的设计需求。在一些实施例中，电容装置104可具有高度H2以及从第一导体14的中心量测的半径R1。举例来说，电容装置104可具有范围自约50nm到约150nm的高度H2，并且可具有范围自约4nm到约16nm的半径R1。
如上所述，根据本公开实施例，图14是存储器单元107的实施例的垂直截面图，包括垂直堆叠的晶体管105与电容装置104。图15A至图15F是存储器单元107的附加实施例的垂直截面图，包括垂直堆叠的晶体管105与电容装置104。尽管图15A至图15F显示了存储器单元的各种元件、组件及特征，但本公开技术领域具通常知识者将能理解，图15A至图15F显示了存储器单元107的实施例，并且可以增加附加的元件、组件及特征，同时还可以移除既存的元件、组件及特征。
如图15A至图15F所示，存储器单元107可被设置为使得晶体管105与电容装置104在第一方向上堆叠，例如在y方向上堆叠。也就是说，电容装置104可在y方向上(之后称为垂直方向)被堆叠于晶体管105上。如本文所述，“垂直”方向所指的方向(例如：y方向)，是存储器单元(例如：存储器单元107)的不同组件、特征或元件，向上堆叠(stack)或堆积(layer)以形成半导体装置(例如：DRAM单位)的方向。同样地，如本文所述，“水平”方向是指与垂直方向正交(orthogonal)的一或多个方向(例如：x方向或y方向)，在水平方向中，存储器单元被分隔以形成存储器单位单元的阵列，以作为存储器装置(例如：DRAM)。
在图14以及图15A至图15F所示的各种实施例中，晶体管105与电容装置104包括在垂直方向上延伸的纳米线结构106。在实施例中，纳米线结构106形成晶体管105的漏极区域23、源极区域27以及通道区域25。纳米线结构106亦形成了电容装置104的第一导体14。因为纳米线结构106在第一方向(例如：y方向)上垂直地延伸，因此晶体管105与电容装置104可在垂直方向上堆叠。如此一来，诸如存储器单元107的存储器单元在水平方向(例如：x方向与z方向)上占据了较少的面积。这允许在形成存储器装置(例如：DRAM)时，诸如存储器单元107的存储器单元在水平方向上靠近彼此。
在图15A所示的实施例中，存储器单元107与图14所示的存储器单元的实施例相似。然而，与图14所示的存储器单元107相反，图15A所示的存储器单元107所包括的第一导体14，是由与漏极区域23以及源极区域27相同的材料所形成的。此外，各种间隔物以及介电层(例如：ILD层20、间隔物氧化层22、第一介电层24、第二间隔物28及第二介电层30)，可由相同的介电材料形成。尽管图15A显示了间隔物以及介电层(例如：ILD层20、间隔物氧化层22、第一介电层24、第二间隔物28及第二介电层30)是由相同的材料形成，但这些间隔物以及介电层中的一者或多者可由不同的材料形成。
在图15A所示的实施例中，可使用前文图2至图14所述的制程来形成存储器单元107。举例来说，如图12所示，当在图11所示的中间结构上形成第一导体材料的覆盖层时，第一导体的覆盖层可为与漏极区域23和源极区域27相同的材料。在另一个范例中，为了形成如图15A所示的存储器单元107，可在形成半导体层23L、25L、27L的制程期间形成第一导体14。举例来说，当如图4所示形成半导体层23L、25L、27L时，半导体层27L所被形成的厚度T3，可包括源极区域27与第一导体14的厚度。举例来说，半导体层27L所被形成的厚度T3，可处于约100nm至约200nm的范围内。在此范例中，可在移除半导体层23L、25L、27L的一些部分以形成纳米线结构106的时候，形成第一导体14，如图5所示以及前文所述。
尽管图15A中所示的通道区域25被描述为具有与源极区域27相同的材料，但亦可利用前文所述的制程(例如：在形成漏极区域23、通道区域25以及源极区域27时形成第一导体)，以形成包含不同于源极区域27的材料的通道区域25。也就是说，在形成半导体层23L、25L、27L之后，可在半导体层23L、25L、27L上形成第一导体的覆盖层，并且可以随后移除第一导体的覆盖层以形成第一导体14。
在图14与图15A所示的实施例中，在x-z平面所截取的纳米线结构106的截面尺寸，沿着纳米线结构106的垂直长度(例如：y方向)可以是约略相同的。在其他实施例中，在x-z平面所截取的纳米线结构106的截面尺寸，沿着纳米线结构106的垂直长度(例如：y方向)可以是有变化的。
举例来说，如图15B所示的存储器单元107的实施例中，纳米线结构106对应通道区域25的部分所具有的沿着x-z平面截取的截面尺寸，小于纳米线结构106的其他部分沿着x-z平面截取的截面尺寸。这种配置产生了较窄的通道区域25，这进而降低了Ioff，并产生了较宽的源极区域27以及漏极区域23，进而改善了与其他金属特征的接触电阻。此外，此配置产生了较宽的第一导体14，这进而增加了电容装置104的电容。
在图15B所示的实施例中，通过在移除半导体层23L、25L、27L的一些部分的期间利用选择性移除制程，例如通过选择性蚀刻制程，通道区域25可被形成为具有较小的截面尺寸。举例来说，在前文参照图5所述的制程中，可利用选择性蚀刻制程使得蚀刻半导体层25L的速率，高于蚀刻半导体层23L、27L以及第一导体层的速率。在选择性移除之后，纳米线结构106被形成为具有直径D2以及直径D3，直径D2以及直径D3匹配晶体管105与电容装置104的设计要求。举例来说，电容装置104中的纳米线结构106可具有直径D2，直径D2介于5nm与20nm之间，例如10nm，不过亦可使用较厚或较薄的电容装置104。通道区域25中的纳米线结构可具有直径D3，直径D3介于4nm与8nm之间，例如6nm，不过亦可使用较厚或较薄的通道区域25。
在另一个实施例中，如图15C所示，纳米线结构106对应漏极区域23、源极区域27以及通道区域25的部分所具有的沿着x-z平面截取的截面尺寸，小于纳米线结构106的第一导体14沿着x-z平面截取的截面尺寸。这种配置允许较窄的漏极区域23、源极区域27以及通道区域25，还有较宽的第一导体14。
在图15C所示的范例中，通过相对于形成第一导体14的期间所移除的导体材料的量(如图12所示)，移除不同量的半导体层23L、25L、27L(如图5所示)，可形成具有较小截面尺寸的漏极区域23、源极区域27、以及通道区域25。同样地，举例来说，若如同前文所述，在形成漏极区域23、源极区域27、以及通道区域25时形成第一导体14，则通过在移除半导体层23L、25L、27L的一些部分的期间利用选择性移除制程(例如：通过选择性蚀刻制程)，可将漏极区域23、源极区域27、以及通道区域25形成为具有较小的截面尺寸。举例来说，如图15C所示，可利用选择性蚀刻制程使得蚀刻半导体层23L、25L、27L的速率，高于蚀刻导体层(用于第一导体14)的速率。在蚀刻之后，纳米线结构106被形成为具有直径D4以及直径D5，直径D4以及直径D5匹配晶体管105与电容装置104的设计要求。举例来说，电容装置104中的纳米线结构可具有直径D4，直径D4介于5nm与20nm之间，例如10nm，不过亦可使用较厚或较薄的电容装置104。晶体管105中的纳米线结构可具有直径D5，直径D5介于4nm与8nm之间，例如6nm，不过亦可使用较厚或较薄的晶体管区域。
此外，在图14与图15A至图15C的存储器单元107中，晶体管105与电容装置104包括与第二介电层30分隔的第一介电层24。在另一个实施例中，如图15D所示，存储器单元107可包括单一、连续的第一介电层24，第一介电层24自晶体管105垂直地延伸到电容装置104。在其他实施例中，如图15E所示，存储器单元107可包括单一、连续的第一介电层24，第一介电层24自晶体管105垂直地延伸到电容装置104。此外，存储器单元107可包括围绕第一介电层24的第二介电层30。
在图15D与图15E所示的范例中，可通过在整个纳米线结构106上形成第一介电层24来形成单一、连续的薄层。举例来说，如果在形成漏极区域23、源极区域27以及通道区域25时形成第一导体14，则第一介电层24可如图8中所述，被形成为覆盖包含第一导体14的纳米线结构106，进而形成单一、连续的薄层。
在前文参照图14以及图15A至图15E所描述的实施例中，存储器单元107包括耦接至电容装置104的单一晶体管105。在这些实施例中，存储器单元107可被用于以单一数据速率操作的存储器装置中。在另一个实施例中，如图15F所示，存储器单元107可包括被形成在第一位元线18A上方的第一晶体管105A、电容装置104、以及第二晶体管105B。第一晶体管105A可包括第一晶体管间隔物氧化层22A、第一漏极区域23A、第一通道区域25A、第一源极区域27A、第一晶体管第一介电层24A、第一栅极结构26A、以及第一晶体管第二间隔物28A。电容装置104可包括第一导体14、第二介电层30、以及第二导体32。第二晶体管105B可包括第二晶体管间隔物氧化层22B、第二漏极区域23B、第二通道区域25B、第二源极区域27B、第二晶体管第一介电层24B、第二栅极结构26B、以及第二晶体管第二间隔物28B。第二晶体管105B可被垂直地堆叠在电容装置104上。在此实施例中，第一漏极区域23A、第一通道区域25A、第一源极区域27A、第一导体14、第二漏极区域23B、第二通道区域25B、以及第二源极区域27B可形成纳米线结构106的一部分。第二位元线18B可被形成在第二源极区域27B上方。
如此一来，可自第一晶体管105A或第二晶体管105B存取(读取或写入)电容装置104。因此，在包含存储器单元107的阵列的存储器装置中(如图17A以及图17B所示)，共享相同位元线18的两行(row)存储器单元107可被平行(in parallel)处理，进而允许双倍数据速率。
虽然存储器单元107的各种特征已被分别描述于图14以及图15A至图15F，但图14以及图15A至图15F所示的任何存储器单元的任何特征，可在存储器单位单元及/或存储器装置中被结合在一起。
如上所述，纳米线结构106可在垂直方向(例如：y方向)上延伸，以形成晶体管105与电容装置104的组件。在实施例中，所形成的纳米线结构106可被形成为存储器单元107的设计所要求的各种形状以及尺寸。图16A至图16D是沿着图15A至图15E的线段B-B在x-z平面上截取的水平截面图，显示了纳米线结构106的截面形状的范例。在一些实施例中，如图16A所示，纳米线结构106可为柱状物，该柱状物为在垂直方向(例如：y方向)上延伸的圆柱状结构，且具有圆形截面。第一介电层24可被形成为圆柱状的环形，围绕纳米线结构106的一部分并对应通道区域25。第一介电层24可作为栅极结构26与通道区域25之间的绝缘体。
在其他实施例中，纳米线结构106可为具有其他非圆形截面的柱状物。在一些实施例中，如图16B所示，纳米线结构106可为柱状物，该柱状物为在垂直方向(例如：y方向)上延伸的长方体结构，且具有正方形截面。在此实施例中，第一介电层24形成正方形的箱盒(box)，环绕纳米线结构106的一部分并对应通道区域25。在实施例中，纳米线结构106的正方形截面的角落，可以是圆弧状的，也可以不是圆弧状的。
在一些实施例中，如图16C所示，纳米线结构106可为柱状物，该柱状物为在垂直方向(例如：y方向)上延伸的长方体结构，且具有矩形截面。在此实施例中，第一介电层24形成矩形的箱盒，环绕纳米线结构106的一部分并对应通道区域25。在实施例中，纳米线结构106的矩形截面的角落，可以是圆弧状的，也可以不是圆弧状的。
在一些实施例中，如图16D所示，纳米线结构106可为柱状物，该柱状物为在垂直方向(例如：y方向)上延伸的圆柱状结构，且具有椭圆形截面。在此实施例中，第一介电层24形成椭圆形的环状，环绕纳米线结构106的一部分并对应通道区域25。
此外，如图16A至图16D所示，栅极结构26形成字元线40的一部分。举例来说，可使用前文所述的相同的制程以相同的材料形成字元线40以及栅极结构26，例如形成自栅极层26L。在存储器单位单元中，如下文参照图17A及图17B所述，字元线40可连接沿着z方向排列的相邻存储器单元单位的栅极结构26。
尽管图16A至图16D显示纳米线结构106的形状的多个范例，但纳米线结构106可被形成为具有任何类型的规则或不规则截面的任何形状。举例来说，纳米线结构106可具有三角形或多边形的截面。
如上所述，图14以及图15A至图15F所示的存储器单元107可被形成为存储器装置的一部分或一区段。图17A以及图17B是在x-z平面中截取的包含四个(4个)存储器单元107的存储器单位单元300的简化示意图。尽管图17A以及图17B显示了存储器单元的各种元件、组件及特征，但本公开技术领域具通常知识者将能理解，图17A以及图17B仅为存储器单位单元的一个范例，并且可以增加附加的元件、组件及特征，此外还可以移除既存的元件、组件及特征。
图17A显示了存储器单位单元300的简化示意图，显示位元线18与字元线40的关系。如图17A所示，存储器单位单元300可包括以阵列设置的存储器单元107。在存储器单位单元300中，位元线18与字元线40形成为垂直的线段，例如，位元线18在x方向上延伸，而字元线40在z方向上延伸。位元线18可耦接至在x方向上沿着位元线18设置的存储器单元的漏极区域23。字元线40可耦接至在z方向上沿着字元线40设置的存储器单元107的栅极结构26。
每个存储器单元107可被形成在位元线18与字元线40的交汇处。在实施例中，每个位元线18可具有宽度F1，而每个字元线40可具有宽度F2。如果宽度F1及F2对应存储器单元107的最小特征尺寸，则存储器单位单元300可具有4(F1*F2)的工作面积，其中若位元线18的宽度与字元线40相等，则存储器单位单元300可具有4F2的工作面积。
图17B显示了存储器单位单元300的简化示意图，显示了字元线40与存储器单元107的电容装置104的第二导体32之间的关系。如图17B所示，第二导体32可被形成为矩形板(显示为2D矩形)。第二导体32可被设置为垂直于字元线40(并平行于位元线18)。尽管图17B将存储器单元107的电容装置104的第二导体32显示为矩形板，但本技术领域具通常知识者将能理解，第二导体32可被形成为耦接每个存储器单元107的单一平板。
尽管图17A以及图17B显示了包含4个存储器单元107的单一存储器单位单元300，但本技术领域具通常知识者将能理解，存储器单位单元300可为存储器装置(例如：DRAM)的一部分，该存储器装置包括多个的存储器单位单元300。此外，尽管存储器单位单元300被描述为包含4个存储器单元107，但本技术领域具通常知识者将能理解，存储器单位单元300可包括任何数量的存储器单元107。
如上所述，可通过垂直地“向上建构”纳米线结构来形成实施例中的纳米线结构106。也就是说，可形成纳米线结构106，并接着在纳米线结构的周围形成晶体管105与电容装置的其他元件。在替代性实施例中，可在形成晶体管105与电容装置104的其他组件之后，再形成纳米线结构106。图18所示是在形成用于存储器单元109的ILD层20、位元线18、间隔物氧化层22、栅极层26L、第二间隔物28、第二导体32之后，范例性结构的垂直截面图。在实施例中，在用于存储器单元109的ILD层20、位元线18、间隔物氧化层22、栅极层26L、第二间隔物28、第二导体32之中形成纳米线结构106以及介电层(例如：第一介电层24及第二介电层30)的阶段已被省略。可在第二导体32上方形成硬遮罩34。可使用任何类型的沉积制程(例如：PVD、CVD等)来形成硬遮罩34。
图19所示是在硬遮罩34中形成纳米线空腔(cavity)36之后，范例性结构的垂直截面图。可通过图案化或以其他方式移除硬遮罩34的一些部分，以在硬遮罩34中形成纳米线空腔36。可使用任何合适的方式来执行图案化或移除硬遮罩34的材料，例如经由遮蔽与蚀刻制程等。纳米线空腔36可被塑形(shape)与调整尺寸，以匹配纳米线结构106所需的形状与尺寸。
举例来说，图20A是为图19的范例性结构的俯视图，显示了具有圆形截面的纳米线空腔36，其对应具有圆柱状形状的纳米线结构106。垂直平面C-C是为图19的垂直截面的平面。此外，纳米线空腔36可具有非圆形的其他截面，对应不同形状的纳米线结构106。举例来说，图20B是为图19的范例性结构的俯视图，显示了具有正方形截面的纳米线空腔36，其对应作为长方体纳米线的纳米线结构106。垂直平面C-C是为图19的垂直截面的平面。正方形截面的角落可以是圆弧状的，也可以不是圆弧状的。在另一个范例中，图20C是为图19的范例性结构的俯视图，显示了具有矩形截面的纳米线空腔36，其对应作为长方体纳米线的纳米线结构106。垂直平面C-C是为图19的垂直截面的平面。矩形截面的角落可以是圆弧状的，也可以不是圆弧状的。在一些实施例中，纳米线结构106可为柱状物，该柱状物是为在向上堆叠的方向上延伸的椭圆形截面结构。举例来说，图20D是为图19的范例性结构的俯视图，显示了具有椭圆形截面的纳米线空腔36，其对应作为具有椭圆形截面的纳米线的纳米线结构106。垂直平面C-C是为图19的垂直截面的平面。在本公开的范围内，亦思及了其他的截面形状。举例来说，在本公开的范围内亦思及了三角形或多边形截面。
图21所示是纳米线空腔36已被延伸至较下方的薄层之后，范例性结构的垂直截面图。为了延伸纳米线空腔36，可蚀刻与移除间隔物氧化层22、栅极层26L、第二间隔物28、第二导体32的一些部分。可使用任何合适的方法来图案化或移除间隔物氧化层22、栅极层26L、第二间隔物28、第二导体32，例如使用硬遮罩34作为遮罩的非等向性蚀刻制程。对每个薄层而言，可使用选择性的非等向性蚀刻制程，以蚀刻想要蚀刻的薄层且同时不会蚀刻其他的薄层。如上所述，在完成各种选择性蚀刻制程之后，纳米线空腔36可被形成为具有直径D6，直径D6匹配晶体管105与电容装置104的设计要求。举例来说，直径D6可对应前文所述的任何范例性尺寸。
图22所示是第一介电层24已被形成之后，范例性结构的垂直截面图。举例来说，一层介电材料可被形成在硬遮罩34上，并经由纳米线空腔36向下延伸。在一些实施例中，可通过顺应性沉积制程来形成介电材料层，例如ALD制程。在形成之后，介电材料层的一些部分可被移除，以形成第一介电层24。可执行任何合适的方法来移除介电材料层的一些部分，例如非等向性蚀刻制程。因此，在一些实施例中，介电材料层的一些部分可自硬遮罩34的表面，以及纳米线空腔36内的位元线18的表面被移除，进而形成第一介电层24。在实施例中，第一介电层24作为晶体管105与电容装置104的绝缘层。
如上所述，第一介电层24可被形成为晶体管105与电容装置104的设计所需的厚度，例如作为栅极结构26与通道区域25之间以及第一导体14与第二导体32之间的绝缘体所需的厚度。在实施例中，可由任何类型的高k值材料形成第一介电层24。举例来说，第一介电层24可由HfO2、Al2O3、HZO、HfSiOx、HfLaOx等形成。
图23所示是纳米线结构106已被形成之后，范例性结构的垂直截面图。纳米线结构106可被形成在纳米线空腔36内。在实施例中，与前文所述的制程相似，可通过依序沉积一系列的半导体层(例如：半导体层23L、25L、27L)来形成纳米结构106。
举例来说，如同前文参照图4所述，半导体层23L、25L、27L可被形成为在y方向上向上堆叠的三个薄层，并填充纳米线空腔。如此一来，第一个半导体层23L可为沉积在位元线18上的底层，进而形成漏极区域23。第二个半导体层25L可为沉积在底部的半导体层23L上的中间层，进而形成通道区域25。第三个半导体层27L可为沉积在中间的半导体层25L上的顶层，进而形成源极区域27。半导体层23L、25L、27L可在y方向上彼此依序地沉积，借此，可首先沉积半导体层23L，接着可沉积半导体层25L，再来可沉积半导体层27L。可通过顺应性或非顺应性的沉积制程来形成半导体层23L、25L、27L，例如PVD、ALD等。半导体层23L、25L、27L可由氧化物半导体形成，例如IGZO、ITO、Ga2O3、In2O3、ZnO等。在本公开的范围内，亦思及了用于半导体层23L、25L、27L的其他合适的材料。如上所述，半导体层23L、25L、27L可根据晶体管105的设计所需，被沉积为具有各自的厚度。
同样地，如上所述，第一导体14可被形成为纳米线结构106的顶部。在一些实施例中，纳米线结构106对应随后形成的电容装置104的第一导体14的部分，可由与源极区域27不同的材料组成，如图12至图14所示。在其他实施例中，纳米线结构106对应随后形成的电容装置104的第一导体14的部分，可由与源极区域27相同的材料组成(例如：见图15A)。举例来说，如果源极区域27由氧化物半导体材料形成，则第一导体14可由金属、金属合金等组成，例如Cu、Co、Ru、W、Ti、T、TiN、TaN、Al、TiAl、或其组合。替代性地，第一导体14亦可由诸如氧化物半导体的半导体材料形成，例如ITO、氧化铟(例如：In2O3)、氧化锌(例如：ZnO)等。
此外，可在纳米线结构106的顶部上形成隔离覆帽38。可使用任何类型的沉积制程来形成隔离覆帽38，例如CVD、PVD、ALD等。隔离覆帽38可由任何类型的金属或半导体氧化物形成，例如SiO2。
如同前文在图17A及图17B中所述，存储器单元(例如：存储器单元107或存储器单元109)可形成存储器单位单元的一部分。图24是为三维(3D)透视图，显示包含四个(4个)存储器单元(例如：存储器单元107)的存储器单元单位(例如：存储器单位单元300)的形成。尽管所述内容形成了四个存储器单元单位，但本公开技术领域具通常知识者将能理解，存储器单位单元可包括任何数量的存储器单元或存储器单元单位。
如图24所示，存储器单位单元300可包括在阵列中排列的存储器单元107，于存储器单元107中纳米线结构106在y方向上延伸。在存储器单位单元300中，位元线18与字元线40可被形成为在彼此垂直的方向上延伸，例如位元线18在x方向上延伸，而字元线40在z方向上延伸。位元线18可耦接在x方向上沿着位元线18设置的存储器单元107的漏极区域23。位元线18可被形成在ILD层20内，进而与相邻的位元线18电性隔离。
字元线40可耦接在z方向上沿着字元线40设置的存储器单元107的栅极结构26(并未显示于图24中)。为了隔离相邻的字元线40，第一间隔物22、第一介电层24及/或第二间隔物28可被分别形成在字元线之下及之上，并在字元线40之间延伸，进而电性隔离相邻的字元线。第二导体32可被形成为矩形板，该矩形板被设置为垂直于字元线40(且平行于位元线18)并在x方向上延伸。尽管图24将存储器单元107的电容装置104的第二导体32显示为矩形板，但本公开技术领域具通常知识者将能理解，第二导体32可被形成为耦接每个存储器单元107的单一板状物。第二导体32可耦接在x方向上沿着矩形板设置的存储器单元107的电容装置。尽管并未图示，但可在第二导体32之间形成绝缘材料，进而使相邻的第二导体32彼此电性隔离。
图25是为三维(3D)透视图，显示包含四个(4个)存储器单元(例如：存储器单元109)的存储器单元单位(例如：存储器单位单元300)的形成。尽管所述内容形成了四个存储器单元单位，但本公开技术领域具通常知识者将能理解，存储器单位单元可包括任何数量的存储器单元或存储器单元单位。
如图25所示，存储器单位单元300可包括在阵列中排列的存储器单元109，于存储器单元109中纳米线结构106在y方向上延伸。在存储器单位单元300中，位元线18与字元线40可被形成为彼此垂直的导线，例如位元线18在x方向上延伸，而字元线40在z方向上延伸。位元线18可耦接在x方向上沿着位元线18设置的存储器单元109的漏极区域23。位元线18可被形成在ILD层20内，进而与相邻的位元线18电性隔离。
字元线40可耦接在z方向上沿着字元线40设置的存储器单元109的栅极结构26。为了隔离相邻的字元线40，第一间隔物22或第二间隔物28可被形成为在字元线40之间延伸，进而将相邻的字元线彼此电性隔离以及与其他元件电性隔离。第二导体32可被形成为矩形板，该矩形板被设置为垂直于字元线40(且平行于位元线18)。尽管图25将存储器单元109的电容装置104的第二导体32显示为矩形板，但本公开技术领域具通常知识者将能理解，第二导体32可被形成为耦接每个存储器单元109的单一板状物。第二导体32可耦接在x方向上沿着矩形板设置的存储器单元109的电容装置。
如同前文参照图18至图23所述，可通过以介电材料填充纳米线空腔36来形成第一介电层24。内部直径空腔可被形成于填充了纳米线空腔36的第一介电层24之内。因此，可通过以形成纳米线结构106的材料(例如：漏极区域23、通道区域25、源极区域27、以及第一导体14)来填充纳米线空腔36的内部，以形成纳米线结构106。在此范例中，硬遮罩34可被形成在第二导体32之间，进而电性隔离相邻的第二导体32。
图26是根据本公开各种实施例所示的流程图，显示用于制造存储器单元(例如：存储器单元107及109)的方法1000的操作。参照操作1002，位元线可被形成在第一薄层内。举例来说，如图3所示，位元线18可被形成在ILD层20上方。同样地，举例来说，如图24及图25所示，位元线18可被形成在ILD层20之中，进而电性隔离相邻的位元线18。
参照操作1004，晶体管105可被形成在位元线18以及第一薄层(例如：ILD层20)上方。在本文所公开的各种实施例中，晶体管105可包括纳米线结构106，纳米线结构106形成晶体管105的源极区域23、漏极区域27、以及通道区域25。在各种实施例中，纳米线结构106可自位元线18在第一方向(例如：y方向)上垂直地延伸。举例来说，如图4、图5以及图7至图11所示，可通过在第一方向或垂直方向(例如：y方向)上“向上建构”纳米线结构106来形成晶体管105。纳米线结构106可通过下列方法形成：沉积半导体层(例如：在位元线18上方的半导体层23L、25L、27L)，接着移除半导体层的一些部分以形成漏极区域23、通道区域25、以及源极区域27。可形成介电层(例如：第一介电层24)以及栅极(例如：栅极结构26)。
同样地，举例来说，如图18至图23所示，可通过使用硬遮罩34来移除间隔物氧化层22、栅极层26L、第二间隔物层28、第二导体32的一些部分，来形成纳米线空腔36。接着，可通过以介电材料填充纳米线空腔36以及移除电材料的一些部分，来形成第一介电层24。因此，可通过依序地以形成纳米线结构106的材料(例如：晶体管105的漏极区域23、通道区域25、源极区域27)来填充纳米线空腔36的内部，以形成纳米线结构106。
参照操作1006，电容装置104可被垂直地形成在晶体管上方。在实施例中，电容装置104可包括第一导体14、第二介电层30以及第二导体32。在实施例中，第一导体14可为纳米线结构106在第一方向上的垂直延伸。举例来说，如图11至图14所示，电容装置104可在第一方向或垂直方向(例如：y方向)上被形成于晶体管105上方。在电容装置104中，第一导体14可被形成为纳米线结构106的垂直延伸。举例来说，如图12所示，可通过在纳米线结构106上形成第一导体材料以及移除(例如：蚀刻)第一导体材料的一部分，以形成第一导体14。在此范例中，如图12所示，可在形成晶体管105后形成第一导体14。相似地，在此范例中，可在形成漏极区域23、通道区域25以及源极区域27的时候，形成第一导体14。举例来说，在移除半导体层(例如：半导体层23L、25L、27L)的一些部分之前，导体材料层可位于第三半导体层(例如：半导体层27L)上方，且导体材料层的一些部分可在移除半导体层(例如：半导体层23L、25L、27L)的期间被移除，以形成第一导体14。在其他范例中，如图23所示，导体材料可被沉积在纳米线空腔36中以形成第一导体14。
图27系根据本公开各种实施例所示的流程图，显示用于制造存储器单元(例如：存储器单元107)的方法1100的操作。参照操作1102，位元线可被形成在第一薄层内。举例来说，如图3所示，位元线18可被形成在ILD层20上方。同样地，举例来说，如图24及图25所示，位元线18可被形成在ILD层20之中，进而电性隔离相邻的位元线18。
参照操作1104，第一个半导体层23L可被沉积在位元线18上方。参照操作1106，第二个半导体层25L可被沉积在第一个半导体层23L上方。参照操作1108，第三个半导体层27L可被沉积在第二个半导体层25L上方。举例来说，如图4所示，可通过在第一方向或垂直方向(例如：y方向)上“向上建构”纳米线结构106来形成晶体管105。可通过沉积第一、第二以及第三半导体层(例如：依序位于位元线18上方的半导体层23L、25L、27L)来形成纳米线结构106。
参照操作1110，第一个半导体层23L、第二个半导体层25L、以及第三个半导体层27L可被蚀刻，以形成纳米线结构。举例来说，如图5所示，第一、第二以及第三半导体层(例如：半导体层23L、25L、27L)的一些部分可被移除(例如：蚀刻)，以形成漏极区域23、通道区域25、源极区域27。参照操作1112，晶体管105可被形成为包括纳米线结构106。举例来说，如图7至图11所示，晶体管105可被形成为包括纳米线结构106。举例来说，可形成介电层(例如：第一介电层24)以及栅极(例如：栅极结构26)。
参照操作1114，电容装置104可被垂直地形成在晶体管105上方。在实施例中，电容装置104可包括第一导体14、第二介电层30以及第二导体32。在实施例中，第一导体14可为纳米线结构106在第一方向上的垂直延伸。举例来说，如图11至图14所示，电容装置104可在第一方向或垂直方向(例如：y方向)上被形成于晶体管105上方。在电容装置104中，第一导体14可被形成为纳米线结构106的垂直延伸。举例来说，如图12所示，第一导体材料可被形成在纳米线结构106上，且第一导体材料的一些部分被移除(例如：蚀刻)以形成第一导体14。在此范例中，如图12所示，可在形成晶体管105后形成第一导体14。相似地，在此范例中，可在形成漏极区域23、通道区域25以及源极区域27的时候，形成第一导体14。举例来说，在移除半导体层(例如：半导体层23L、25L、27L)的一些部分之前，导体材料层可位于第三半导体层(例如：半导体层27L)上方，且导体材料层的一些部分可在移除半导体层(例如：半导体层23L、25L、27L)的期间被移除，以形成第一导体14。
图28是根据本公开各种实施例所示的流程图，显示用于制造存储器单元(例如：存储器单元109)的方法1200的操作。参照操作1202，位元线可被形成在第一薄层内。举例来说，如图3所示，位元线18可被形成在ILD层20上方。同样地，举例来说，如图24及图25所示，位元线18可被形成在ILD层20之中，进而电性隔离相邻的位元线18。
参照操作1204，晶体管105可被形成在位元线18以及第一薄层(例如：ILD层20)上方。参照操作1206，电容装置104可被垂直地形成在晶体管105上方。在实施例中，可在形成晶体管(例如：晶体管105)以及电容装置(例如：电容装置104)的其他组件之后，形成纳米线结构106。举例来说，如图18所示，ILD层20、位元线18、间隔物氧化层22、栅极层26L、第二间隔物28、第二导体32可被形成以用于存储器单元109。
参照操作1208，纳米线空腔36可被形成为垂直地穿过形成电容装置与晶体管的一或多个薄层。举例来说，如图18至图23所示，可通过使用硬遮罩34来移除间隔物氧化层22、栅极层26L、第二间隔物层28、第二导体32的一些部分，来形成纳米线空腔36。
参照操作1210，纳米线结构106可被垂直地形成在纳米线空腔36之中。在实施例中，晶体管105可包括纳米线结构106，纳米线结构106形成晶体管的源极区域23、漏极区域27、以及通道区域25。在本文所公开的各种实施例中，纳米线结构106自位元线18在第一方向上垂直地延伸。在一些实施例中，电容装置104可包括第一导体14、第二介电层30、以及第二导体32。在一些实施例中，第一导体14可为纳米线结构106在第一方向上的垂直延伸。举例来说，如图18至图23所示，可通过以介电材料填充纳米线空腔36以及移除介电材料的一些部分，来形成第一介电层24。可通过在第一方向或垂直方向(例如：y方向)上，依序地以形成纳米线结构106的材料(例如：晶体管105的漏极区域23、通道区域25、源极区域27)来填充纳米线空腔36的内部，以形成纳米线结构106。此外，导体材料可被沉积在纳米线空腔36中，以形成第一导体14以作为纳米线结构106的一部分。
同时参照图1至图28以及根据本公开各种实施例，本公开提供了存储器单元107、109，存储器单元107、109可包括在第一方向(y方向)上自位元线18垂直延伸的晶体管105。晶体管105可包括漏极区域23、源极区域27、以及设置于漏极区域23与源极区域27之间的通道区域25。漏极区域23、源极区域27以及通道区域25可在第一方向(例如：y方向)上垂直地堆叠。存储器单元107、109亦可包括在第一方向上垂直地位于晶体管105上方的电容装置104。电容装置104包括第一导体14。第一导体14可在第一方向上被形成为在源极区域27或漏极区域23的垂直延伸，进而形成纳米线结构106。电容装置104亦包括第二导体32，以及包括形成在第一导体14与第二导体32之间的第一介电层24、第二介电层30。存储器单元107、109亦可包括栅极结构26，栅极结构26被设置为在第二方向(例如：x方向)上水平地相邻于通道区域25。
在一个实施例中，存储器单元107、109亦可包括垂直地位于电容装置104上方的第二晶体管105B。第二晶体管105B可包括第二源极区域27B、第二漏极区域23B、以及设置于第二源极区域27B与第二漏极区域23B之间的第二通道区域25B。第二源极区域27B或第二漏极区域23B，可在第一方向上被形成为电容装置104的第一导体14的垂直延伸。
在一个实施例中，栅极结构26形成用于存储器单元107、109的字元线40的一部分。
在一个实施例中，源极区域27、漏极区域23、以及通道区域25，在躺卧(lying)于第二方向上的平面(例如：x-z平面)中，可具有圆形的截面区域。
在一个实施例中，通道区域25可包括氧化铟镓锌(IGZO)，而源极区域27以及漏极区域23可包括氧化铟锡(ITO)。
在一个实施例中，源极区域27、漏极区域23以及通道区域25可包括第一材料，源极区域27以及漏极区域23的第一材料可具有第一组成或结晶性(crystallinity)，而通道区域25的第一材料可具有与第一组成或结晶性不同的第二组成或结晶性。
在一个实施例中，第一材料为氧化铟镓锌(IGZO)。
在一个实施例中，通道区域25在躺卧于第二方向上的平面(例如：x-z平面)中可具有第一截面区域，源极区域27以及漏极区域23在躺卧于第二方向上的平面中可具有第二截面区域，且第一截面区域可小于第二截面区域。
在一个实施例中，电容装置104的第一导体14可包括第一材料，而晶体管105的源极区域27或漏极区域23可包括第二材料。
在一个实施例中，第一材料与第二材料可为相同材料。
在一个实施例中，电容装置104的第一导体14在躺卧于第二方向上的平面(例如：x-z平面)中可具有第一截面区域，晶体管105的源极区域27、漏极区域23以及通道区域25在躺卧于第二方向上的平面中可具有第二截面区域，且第一截面区域可大于第二截面区域。
在一个实施例中，存储器单元107、109可进一步包括第二介电层30，第二介电层30在通道区域25与栅极结构26之间围绕通道区域25。
在一个实施例中，电容装置104的介电层可为第二介电层30的一部分。
在一个实施例中，纳米线结构106可具有圆形截面。
在另一个实施例中，存储器单位单元300可包括多个存储器单元107、109，存储器单元107、109被设置为在第一方向上彼此水平地相邻。多个存储器单元107、109中的每一者，可包括在第二方向(例如：y方向)上自位元线18垂直延伸的晶体管105。晶体管105可包括纳米线结构106，纳米线结构106在第二方向上垂直延伸，并形成源极区域27、漏极区域23、以及设置于源极区域27与漏极区域23之间的通道区域25。多个存储器单元107、109中的每一者，亦可包括在第二方向上垂直地设置于晶体管105上方的电容装置104。电容装置104可包括第一导体14、第二导体32、以及形成于第一导体14与第二导体32之间的第二介电层30。第一导体14可为纳米线结构106在第二方向(例如：y方向)上的垂直延伸。存储器单位单元300亦可包括多个位元线18。多个位元线18的每一者，可耦接至选自多个存储器单元107、109中的第一组存储器单元107、109。存储器单位单元300亦可包括多个字元线40。多个字元线40的每一者，可耦接至选自多个存储器单元107、109中的第二组存储器单元107、109。
在另一个实施例中，一种存储器单元的形成方法可包括在第一薄层(例如：ILD层20)上方形成位元线18。上述形成方法亦可包括在位元线18以及第一薄层(例如：ILD层20)上方形成晶体管105。晶体管105可包括纳米线结构106，纳米线结构106形成晶体管105的源极区域27、漏极区域23以及通道区域25。纳米线结构106可在第一方向(例如：y方向)上自位元线18垂直地延伸。上述形成方法亦可包括在晶体管105上方垂直地形成电容装置104。电容装置104可包括第一导体14、第二介电层30以及第二导体32。第一导体14可在第一方向上形成纳米线结构106的垂直延伸。
在一个实施例中，上述形成晶体管105的方法可包括在位元线18上方沉积第一半导体层(例如：半导体层23L)、在第一半导体层(例如：半导体层23L)上方沉积第二半导体层(例如：半导体层25L)、在第二半导体层(例如：半导体层25L)上方沉积第三半导体层(例如：半导体层27L)、以及蚀刻第一半导体层(例如：半导体层23L)、第二半导体层(例如：半导体层25L)还有第三半导体层(例如：半导体层27L)，以形成纳米线结构106。
在一个实施例中，电容装置104的形成，可包括在蚀刻之前于第三半导体层(例如：半导体层27L)上方沉积导体层。在蚀刻期间，导体层可被蚀刻以形成第一导体14。
在一个实施例中，上述形成方法更包括形成纳米线空腔36，其中纳米线空腔36垂直地穿过形成电容装置104与晶体管105的一或多个薄层，以及包括在纳米线空腔36之中形成纳米线结构106。
在一个实施例中，纳米线结构的形成可包括在纳米线空腔36之中沉积一系列的半导体层23L、25L、27L，其中半导体层23L、25L、27L中的一者包括第一导体14。
本文所述的各种实施例提供一种存储器单元，该存储器单元可被并入存储器单元单位中，该存储器单元单位通过垂直地堆叠存取(或选择器)晶体管(例如：晶体管105)以及用作存储器单元的电容装置104来改善存储器密度。通过以垂直的方式形成存取(或选择器)晶体管(例如：晶体管105)，以及在存取(或选择器)晶体管(例如：晶体管105)上方垂直地堆叠电容装置104，得以显著地节省基板上的占用面积。此外，可采用氧化物半导体以提供改善的关闭电流Ioff。因此，存储器单元107、109可具有改善的读取与写入速度还有能量特性(energy characteristics)。此外，实施例中的存储器单元107、109可在较低的温度下以BEOL制程形成，并且可进一步节省基板上的空间。因此，存储器装置的整体密度能够得到极大的改善。
如本文所述，本公开技术领域具通常知识者将能理解，尺寸的范例是为近似值，并且可以因为制造、制作以及设计公差的需求而有+/-5.0％的变化。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中具有通常知识者更佳地了解本公开的态样。本技术领域中具有通常知识者应当理解他们可轻易地以本公开为基础设计或修改其他制程及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中具有通常知识者亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (1)

1.一种存储器单元，包括：
一晶体管，在一第一方向上自一位元线层垂直地延伸，上述晶体管包括：
一源极区域；
一漏极区域；以及
一通道区域，设置于上述源极区域与上述漏极区域之间，其中上述源极区域、上述漏极区域以及上述通道区域在上述第一方向上垂直地堆叠；
一电容装置，在上述第一方向上垂直地位于上述晶体管上方，上述电容装置包括：
一第一导体，其中上述第一导体在上述第一方向上被形成为上述源极区域或上述漏极区域的垂直延伸，进而形成一纳米线结构；
一第二导体；以及
一介电材料，形成于上述第一导体与上述第二导体之间；以及一栅极结构，设置为在一第二方向上水平地与上述通道区域相邻。
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