CN113448792A - 多芯片封装及其测试方法 - Google Patents

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Abstract

本公开的实施例涉及多芯片封装及其测试方法。一种多芯片封装，可以包括控制器、存储存储器、以及缓冲器存储器。控制器可以被配置为输出控制信号。可以响应于控制信号而对存储存储器进行测试。可以响应于控制信号而在测试存储存储器的同时或之后依序对缓冲器存储器进行测试。

Description

多芯片封装及其测试方法
相关申请的交叉引用
本申请根据35 U.S.C.§119(a)要求于2020年3月25日在韩国知识产权局提交的韩国专利申请号10-2020-0036077的优先权，其全部内容通过引用并入本文。
技术领域
各个实施例一般涉及一种数据存储系统及其驱动方法，更具体地，涉及一种多芯片封装及其测试方法。
背景技术
近来，诸如计算机系统、移动设备等之类的数据存储系统可以使用具有快速数据处理速度的易失性存储器作为缓冲器存储器或主存储器并且使用诸如硬盘驱动器、闪存等之类的非易失性存储器作为存储存储器。
大量数据可以被写入非易失性存储存储器或从中读取。数据可以被临时存储在易失性缓冲器存储器中。
近来，包括非易失性存储器和易失性存储器的数据存储系统可以与控制器一起被封装在多芯片封装中。在多芯片封装被安装在诸如DIMM之类的模块上或处于封装状态之前，多芯片封装可以被测试。
通常，可以通过单独测试方案来对多芯片封装中的存储存储器和缓冲器存储器进行测试。相比之下，因为多芯片封装的大多数误差可能在同时操作存储存储器和缓冲器存储器时生成，所以单独测试操作可能不足以确保在实际用户环境中防止多芯片封装发生故障。
发明内容
在本公开的实施例中，一种多芯片封装可以包括控制器、存储存储器、以及缓冲器存储器。控制器可以被配置为输出控制信号。可以响应于控制信号而对存储存储器进行测试。可以响应于控制信号而在测试存储存储器的同时或之后对缓冲器存储器进行依序测试。
在本公开的实施例中，根据多芯片封装的测试方法，可以响应于控制信号而对被配置为存储数据的存储存储器进行测试。可以响应于控制信号而确定被配置为临时存储数据的缓冲器存储器的有效存储器区域。可以在控制信号的使能段中对缓冲器存储器的有效存储器区域进行测试。
在本公开的实施例中，一种多芯片封装可以包括控制器、存储存储器、以及缓冲器存储器。该控制器可以被配置为向存储存储器和缓冲器存储器提供使能控制信号，用于在操作存储存储器和缓冲器存储器时对存储存储器以及缓冲器存储器的有效存储器区域进行测试。控制器可以被配置为在测试存储存储器和缓冲器存储器的有效存储器区域之后禁用控制信号。
在本公开的实施例中，一种存储器系统的操作方法，包括：根据存储器系统的控制器所发出的单个触发信号，串行或并行测试存储器系统的非易失性存储器设备和易失性存储器设备。该测试包括测试易失性存储器设备的有效区域。
附图说明
通过结合附图进行的以下具体实施方式，将更清楚地理解本公开的主题的上述和其他方面、特征和优点，其中
图1是图示了根据实施例的数据存储系统的框图；
图2是图示了根据实施例的存储存储器的框图；
图3和图4是图示了根据实施例的半导体设备的测试方法的流程图；
图5是图示了根据实施例的测试存储存储器的方法的流程图；
图6是图示了根据实施例的缓冲器存储器的单元阵列的平面图；
图7是图示了根据实施例的缓冲器存储器的测试操作的视图；
图8和图9是图示了根据实施例的测试半导体设备的方法的流程图；
图10是图示了根据实施例的包括固态驱动器(SSD)的数据处理系统的视图；
图11是图示了根据实施例的包括存储器系统的数据处理系统的视图；
图12是图示了根据实施例的包括存储器系统的数据处理系统的视图；
图13是图示了根据实施例的包括存储器系统的网络系统的视图；和
图14是图示了根据实施例的存储器系统中的存储存储器的框图。
具体实施方式
参考附图，对本发明的各种实施例进行更详细的描述。附图是各种实施例(和中间结构)的示意图。然而，本发明不应被解释为限于本文中所图示的特定配置，而是可以包括没有背离所附权利要求书所限定的本发明的精神和范围的备选配置。
本发明即不受限于又不局限于任何特定公开的实施例或本文中所描述的任何特定细节。尽管公开了本发明的一些实施例，但是本领域普通技术人员应当领会，可以在没有背离本发明的原理和精神的情况下，对这些实施例中的任何实施例进行改变。在整个说明书中，对“一个实施例”、“另一实施例”等的引用不一定是仅一个实施例，并且对任何这样的短语的不同引用不一定是一个或多个同一实施例。当在本文中使用时，术语“实施例”未必是指所有实施例。
图1是图示了根据实施例的数据存储系统的框图。图2是图示了根据实施例的存储存储器的框图。
参考图1，数据处理系统10可以包括多芯片封装100和主机200。
多芯片封装100可以通过各种接口中的任一接口与主机200通信。主机200可以向多芯片封装100提供命令CMD，以请求数据DATA的处理操作，诸如数据的读取操作、数据的写入操作等。主机200可以与CPU、处理器、微处理器、应用处理器(AP)等相对应。因此，主机200可以被体现为片上系统(SOC)。
多芯片封装100和主机200可以使用高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、外围部件互连(PCI)、PCI快速(PCI-E)、IEEE1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等相互连接。
多芯片封装100可以包括控制器110、存储存储器120、以及缓冲器存储器130。
控制器110可以被配置为控制多芯片封装100的操作。进一步地，控制器110可以被配置为控制存储存储器120的存储器操作。控制器100可以同时为存储存储器120和缓冲器存储器130提供控制信号CON以控制存储存储器120和缓冲器存储器130的操作。例如，控制信号CON可以包括测试模式信号、加电信号等。
例如，存储存储器120可以包括非易失性存储器设备。众所周知，即使不向非易失性存储器设备供电，非易失性存储器设备也可以维持存储的数据。非易失性存储器设备可以存储通过写入操作而从主机200提供的数据。非易失性存储器设备还可以通过读取操作向主机200提供所存储的数据。
参考图2，存储存储器120可以包括多个存储器块B。存储器块B中的每个存储器块B可以包括多个页P。例如，页P可以包括多个闪存单元。在各种实施例中，存储存储器120可以包括闪存。可替代地，存储存储器120可以包括各种电阻式存储器中的任一电阻式存储器。例如，存储存储器120可以包括二维存储器单元阵列或三维存储器单元阵列。进一步地，存储存储器120还可以包括存储部125，所述存储部125被配置为存储测试结果。
缓冲器存储器130可以被配置为通过存储存储器120在数据的写入操作和读取操作中临时存储数据。例如，缓冲器存储器130可以被配置为缓冲诸如写入数据和读取数据之类的用户数据。缓冲器存储器130可以包括被配置为临时存储写入数据的部分和被配置为临时存储读取数据的不同部分。进一步地，缓冲器存储器130可以被配置为存储与驱动存储存储器120有关的信息。在实施例中，缓冲器存储器130可以包括DRAM。可替代地，缓冲器存储器130可以包括SRAM。
图3和图4是图示了根据实施例的测试半导体设备的方法的流程图。在一个实施例中，测试模式信号TM可以用作控制信号。
参考图3和图4，在操作S10中，控制器110可以将测试模式信号TM输出到存储存储器120和缓冲器存储器130。
在操作S20中，可以响应于测试模式信号TM而对存储存储器120执行测试操作。例如，对存储存储器120进行的测试操作可以包括存储器单元的读取测试/写入测试。
在操作S30和S30-1中，可以在操作S20中对存储存储器120进行的测试操作期间或之后确定缓冲器存储器130的有效存储器区域。有效存储器区域可以由指示没有存储数据的缓冲器存储器130的一个或多个存储器单元的一个或多个位置的信息来表示。可以通过固件或存储在缓冲器存储器130中的算法来确定缓冲器存储器130的有效存储器区域。
可替代地，缓冲器存储器130中的控制电路可以确定缓冲器存储器130的有效存储器区域。例如，控制电路可以监测缓冲器存储器130的存储器区域，以每当输出与从主机200接收的写入命令相对应的响应消息时确定有效存储器区域。
当在操作S30和S30-1中确定了缓冲器存储器130的有效存储器区域时，可以在操作S40和S40-1中测试缓冲器存储器130的有效存储器区域。在操作S40和S40-1中对缓冲器存储器130的有效存储器区域进行的测试可以在测试存储存储器120期间执行，或者在测试存储存储器120时依序执行。
在操作S50和S50-1中，存储存储器120和缓冲器存储器130的测试结果可以存储在存储存储器120的存储部125中。
当测试模式信号TM被禁用时，缓冲器存储器130可以将数据临时存储在被测试的有效存储器区域中。
图5是图示了根据实施例的测试存储存储器的方法的流程图。
参考图5，当使能测试模式信号TM可以输入到存储存储器120中时，在操作S21中，测试仪可以向存储存储器120提供测试模式。
在操作S22中，根据测试模式，可以在存储存储器120的一个或多个存储器单元中对数据进行编程，或者可以擦除存储存储器120中的经编程的数据。
在操作S23中，根据测试模式，可以读取一个或多个存储器单元的经编程的数据或经擦除的数据。
在操作S24中，可以基于读取的数据来确定一个或多个故障存储器单元。
在操作S50或S50-1中，指示哪些存储器单元发生故障及其相应位置的失败信息(即，测试结果)可以存储在存储存储器120的存储部125中。
然而，本发明不限于图5，因为可以在封装级别对非易失性存储器设备执行各种其他测试操作。US 2019/0311775和US 2019/279734中公开了非易失性存储器设备的测试操作，其全部内容通过引用并入本文。
图6是图示了根据实施例的缓冲器存储器的单元阵列的平面图。
参考图6，缓冲器存储器130可以包括存储器单元阵列130a，该存储器单元阵列130a具有多个存储器单元。基于要执行多少个单元测试，存储器单元阵列130a可以被划分为多个测试区域T01～Tmn。测试区域T01～Tmn的数目不固定；相反，该数目可以基于存储器单元阵列130a的容量以及要执行多少个单元测试。在图6中，UA可以表示对其执行存储器操作的区域，例如，在其中临时存储数据的区域。VA可以表示不对其执行存储器操作的区域，例如，没有存储数据的有效存储器区域。
可以对缓冲器存储器130的有效存储器区域VA依序执行在操作S40中缓冲器存储器130的测试。
图7是图示了根据实施例的缓冲器存储器的测试操作的视图。
参考图7，可以在至少一个测试操作ST1～ST4和至少一个测试条件TC1～TC3下，对有效存储器区域VA的测试区域T20～Tmn中的每个测试区域执行测试过程。
例如，可以对单元测试区域T20～Tmn依序执行测试过程。可替代地，可以同时对所有测试区域T20～Tmn执行测试过程。
例如，可以对有效存储器区域VA的一个或多个选定测试区域(例如，T20)执行第一测试操作ST1。可以在第一测试条件TC1下执行第一测试操作ST1。通常，每个测试条件在严重性方面表示不同的环境。进一步地，可以在其环境的严重性从TC1增加到TC3的第一测试条件TC1、第二测试条件和第三测试条件TC3下执行第一测试操作ST1。在各种测试条件(例如，TC1至TC3)下对测试区域T20执行第一测试操作ST1之后，可以在各种测试条件TC1～TC3下对T20执行第二测试操作ST2。在一个实施例中，第一测试操作ST1可以包括自刷新测试、操作系统(OS)的诊断程序、和/或行锤击。第二测试操作ST2可以包括频率测试。第三测试操作ST3可以包括DC参数测试。第四测试操作ST4可以包括AC参数测试。对于每个测试区域，该测试过程都会继续。也就是说，在不同条件下(例如，TC1至TC3)执行多个测试操作(例如，ST1至ST3)中的每个测试操作。
根据实施例，可以响应于同一测试模式信号TM而同时或依序测试多芯片封装100的存储存储器120和缓冲器存储器130。因此，可以在与实际环境基本相似的环境下对存储存储器120和缓冲器存储器130执行测试过程，以提高测试效率。
通常，因为存储存储器120和缓冲器存储器130由不同设备组成，所以可以单独测试多芯片封装100的存储存储器120和缓冲器存储器130。也就是说，因为可以在存储存储器120的空闲状态下执行缓冲器存储器130的测试，所以在可以操作存储存储器120期间，不能准确测试缓冲器存储器130的劣化。
在另一实施例中，可以与存储存储器120的测试同时或依序测试缓冲器存储器130，以提高多芯片封装100的测试效率。
图8和图9是图示了根据实施例的测试半导体设备的方法的流程图。在一个实施例中，加电信号可以用作控制信号。
参考图8和图9，在操作S110中，控制器110可以输出用于引导多芯片封装100的加电模式信号或加电复位信号。
众所周知，当生成加电模式信号时，存储存储器120和缓冲器存储器130可以执行初始化操作。
在操作S120中，众所周知，存储存储器120可以执行初始测试操作，例如，具有初始化操作的Linux内核测试操作。
在操作S30和S30-1中，缓冲器存储器130可以确定有效存储器区域，即，在存储存储器120的初始测试操作期间或恰好在其之后没有存储数据的一个或多个存储器单元的一个或多个位置。
当在操作S30和S30-1中确定了缓冲器存储器130的有效存储器区域时，可以在操作S40和S40-1中测试缓冲器存储器130的有效存储器区域。可以在存储存储器120的测试期间执行缓冲器存储器130的有效存储器区域的测试，或者可以在对存储存储器120的测试之后依序执行缓冲器存储器130的有效存储器区域的测试。缓冲器存储器130的有效存储器区域的测试可以与参考图7所图示的测试基本相同。
在操作S50和S50-1中，存储存储器120和缓冲器存储器130的测试结果可以存储在存储存储器120的存储部124中。
根据实施例，在引导半导体设备时，可以同时或依序测试存储存储器120和缓冲器存储器130，除了在测试模式的使能段期间之外，从而可以准确测试半导体设备的性能。本文中，测试模式的使能段是指使能(或激活)测试模式信号TM的时段。
图10是图示了根据实施例的包括固态驱动器(SSD)的数据处理系统的视图。
参考图10，数据处理系统1000可以包括主机设备1100和固态驱动器(SSD)1200。
SSD 1200可以包括控制器1210、缓冲器存储器设备1220、存储存储器1231～123n、电源1240、信号连接器1250、以及功率连接器1260。
控制器1210可以被配置为控制SSD 1200的操作。控制器1210可以包括主机接口1211、控制部件1212、随机存取存储器1213、纠错码(ECC)部件1214、以及存储器接口1215。
主机接口1211可以通过信号连接器1250与主机设备1100交换信号SGL。信号SGL可以包括命令、地址、数据等。主机接口1211可以被配置为根据主机设备的协议来接口主机设备1100和SSD 1200。例如，主机接口1211可以通过标准接口协议中的任一项与主机设备1100接口，诸如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、外围部件互连(PCI)、PCI快速(PCI-e或PCIe)、IEEE1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、和/或紧凑型闪存(CF)卡。
控制部件1212可以被配置为分析和处理从主机设备1100输入的信号SGL。控制部件1212可以被配置为根据用于驱动SSD 1200的固件或软件控制后台功能块。随机存取存储器1213可以用作用于驱动固件或软件的操作存储器。
ECC部件1214可以被配置为生成传输到存储存储器1231～123n的数据的奇偶校验数据。所生成的奇偶校验数据和数据可以存储在存储存储器1231～123n中。ECC部件1214可以基于奇偶校验数据来检测从存储存储器1231～123n读取的数据中的一个或多个误差。当检测到的误差的数目在可校正范围内时，ECC部件1214可以校正检测到的误差。
存储器接口1215可以根据控制部件1212的控制向存储存储器1231～123n提供诸如命令、地址等之类的控制信号。存储器接口1215可以根据控制部件1212的控制向存储存储器1231～123n提供数据。例如，存储器接口1215可以向存储存储器1231～123n提供存储在缓冲器存储器设备1220中的数据或向缓冲器存储器设备1220提供从存储存储器1231～123n读取的数据。
缓冲器存储器设备1220可以被配置为临时存储要存储在存储存储器1231～123n中的数据。进一步地，缓冲器存储器设备1220可以被配置为临时存储从存储存储器1231～123n读取的数据。临时存储在缓冲器存储器设备1220中的数据可以根据控制器1210的控制而被传输到主机设备1100或存储存储器1231～123n。
存储存储器1231～123n可以用作SSD 1200的存储介质。存储存储器1231～123n可以通过相应通道CH1～CHn与控制器1210连接。一个通道可以连接到至少一个存储存储器。在多个存储存储器连接到单个通道的情况下，每个这种存储存储器可以连接到同一信号总线和同一数据总线。
电源1240可以被配置为向SSD 1200的后台提供通过功率连接器1260输入的功率PWR。电源1240可以包括辅助电源1241。当突然断电发生时，辅助电源1241可以提供功率PWR，以便适当关断或停止SSD 1200。辅助电源1241可以包括大容量电容器。
信号连接器1250可以依据在主机设备1100与SSD 1200之间使用的特定接口类型而使用各种连接器中的任一连接器来实现。
功率连接器1260可以根据主机设备1100的特定电源类型而使用各种连接器中的任一连接器来实现。
图11是图示了根据实施例的包括存储器系统的数据处理系统的视图。
参考图11，数据处理系统2000可以包括主机设备2100和存储器系统2200。
主机设备2100可以包括诸如印刷电路板(PCB)之类的板。尽管在附图中未示出，但是主机设备2100可以包括用于执行主机设备2100的功能的后台功能块。
主机设备2100可以包括连接端子2110，诸如插座、插槽、连接器等。存储器系统2200可以安装在连接端子2110上。
存储器系统2200可以包括诸如PCB之类的基板。存储器系统2200可以被称为存储器模块或存储器卡。存储器系统2200可以包括控制器2210、缓冲器存储器设备2220、诸如非易失性存储器设备2231～2232之类的存储存储器、功率管理集成电路(PMIC)2240、以及连接端子2250。
控制器2210可以被配置为控制存储器系统2200的操作。控制器2210的配置可以与图10中的控制器1210的配置基本相同。
缓冲器存储器设备2220可以被配置为临时存储要存储在存储存储器2231～2232中的数据。进一步地，缓冲器存储器设备2220可以被配置为临时存储从存储存储器2231～2232读取的数据。临时存储在缓冲器存储器设备2220中的数据可以根据控制器2210的控制而被传输到主机设备2100或存储存储器2231～2232。
存储存储器2231～2232可以用作存储器系统2200的存储介质。
PMIC 2240可以向存储器系统2200的后台提供通过连接端子2250输入的功率。PMIC 2240可以被配置为根据控制器2210的控制来管理存储器系统2200的功率。
连接端子2250可以连接到主机设备2100的连接端子2110。可以通过连接端子2250在主机设备2100与存储器系统2200之间传输诸如命令、地址、数据等之类的信号以及功率。连接端子2250可以依据在主机设备2100与存储器系统2200之间使用的特定接口类型而具有各种配置中的任一配置。连接端子2250可以设置在存储器系统2200的任何侧面表面上或中。
图12是图示了根据实施例的包括存储器系统的数据处理系统的视图。
参考图12，数据处理系统3000可以包括主机设备3100和存储器系统3200。
主机设备3100可以包括诸如印刷电路板(PCB)之类的板。尽管在附图中未示出，但是主机设备3100可以包括用于执行主机设备3100的功能的后台功能块。
存储器系统3200可以具有表面贴装型封装。存储器系统3200可以通过焊球3250安装在主机设备3100上。存储器系统3200可以包括控制器3210、缓冲器存储器设备3220、存储部、以及存储存储器3230。
控制器3210可以被配置为控制存储器系统3200的操作。控制器3210的配置可以与图10中的控制器1210的配置基本相同。
缓冲器存储器设备3220可以被配置为临时存储要存储在存储存储器3230中的数据。进一步地，缓冲器存储器设备3220可以被配置为临时存储从存储存储器3230读取的数据。缓冲器存储器设备3220中的临时存储的数据可以根据控制器3210的控制而被传输到主机设备3100或存储存储器3230。
存储存储器3230可以用作存储器系统3200的存储介质。
图13是图示了根据实施例的包括存储器系统的网络系统的视图。
参考图13，网络系统4000可以包括通过网络4500彼此连接的服务器系统4300和多个客户端系统4410～4430。
服务器系统4300可以被配置为响应于客户端系统4410～4430的请求而服务数据。例如，服务器系统4300可以存储从客户端系统4410～4430提供的数据。可替代地，服务器系统4300可以向客户端系统4410～4430提供数据。
服务器系统4300可以包括主机设备4100和存储器系统4200。存储器系统4200可以与图1中的数据处理系统10、图10中的SSD1200、图11中的存储器系统2200、或图12中的存储器系统3200基本相同。
图14是图示了根据实施例的存储器系统中的存储存储器的框图。
参考图14，非易失性存储器设备300可以包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压发生器350、以及控制逻辑360。
存储器单元阵列310可以包括存储器单元MC，该存储器单元MC布置在字线WL1～WLm与位线BL1～BLn之间的相交点处。
行解码器320可以通过字线WL1～WLm与存储器单元阵列310连接。行解码器320可以根据控制逻辑360的控制来操作。行解码器320可以被配置为对从外部设备提供的地址进行解码。行解码器320可以基于解码结果来选择并驱动字线WL1～WLm。例如，行解码器320可以向字线WL1～WLm提供从电压发生器350提供的字线电压。
数据读取/写入块330可以通过位线BL1～BLn与存储器单元阵列310连接。数据读取/写入块330可以包括与位线BL1～BLn相对应的读取/写入块RW1～RWn。数据读取/写入块330可以根据控制逻辑360的控制来操作。数据读取/写入块330可以在不同的操作模式分别被操作为写入驱动器或检测放大器。例如，数据读取/写入块330可以被操作为写入驱动器，该写入驱动器被配置为在编程模式或写入模式下将从外部设备提供的数据存储在存储器单元阵列310中。可替代地，数据读取/写入块330可以被操作为检测放大器，该检测放大器被配置为在读取模式下从存储器单元阵列310读取数据。
列解码器340可以根据控制逻辑360的控制来操作。行解码器320可以被配置为对从外部设备提供的地址进行解码。列解码器340可以基于解码结果来将与位线BL1～BLn相对应的数据读取/写入块330的读取/写入块RW1～RWn与数据输入/输出线或数据输入/输出缓冲器连接。
电压发生器350可以被配置为生成用于非易失性存储器设备300的后台操作的电压。电压发生器350所生成的电压可以施加到存储器单元阵列310的存储器单元。例如，在编程操作中生成的编程电压可以施加到可以对其执行编程操作的存储器单元的字线。可替代地，在擦除操作中生成的擦除电压可以施加到可以对其执行擦除操作的存储器单元的阱区。进一步地，在读取操作处生成的读取电压可以施加到可以对其执行读取操作的存储器单元的字线。
控制逻辑360可以被配置为基于从外部设备提供的控制信号来控制非易失性存储器设备300的操作。例如，控制逻辑360可以控制非易失性存储器设备300的读取操作、写入操作和擦除操作。
本发明的公开实施例旨在作为示例，并非限制本发明。各种备选方案和等同方案是可能的。本发明不受限于本文中所描述的实施例中的任一实施例。本发明也不限于任何特定类型的半导体设备。本领域技术人员应当理解，鉴于本公开，可以进行各种增加、减少和/或修改，所有这些都旨在落入所附权利要求的范围之内。

Claims (21)

1.一种多芯片封装，包括：
控制器，被配置为输出控制信号；
存储存储器，响应于所述控制信号而对所述存储存储器执行测试操作；以及
缓冲器存储器，响应于所述控制信号而对所述缓冲器存储器执行所述测试操作，其中在对所述存储存储器执行所述测试操作的同时或之后，对所述缓冲器存储器执行所述测试操作。
2.根据权利要求1所述的多芯片封装，其中对所述缓冲器存储器的没有存储数据的有效存储器区域执行所述测试操作。
3.根据权利要求1所述的多芯片封装，其中所述控制信号包括测试模式信号。
4.根据权利要求3所述的多芯片封装，其中对所述存储存储器的所述测试操作包括检测编程操作、擦除操作或读取操作失败的每个存储器单元。
5.根据权利要求1所述的多芯片封装，其中所述控制信号包括加电信号。
6.根据权利要求5所述的多芯片封装，其中对所述存储存储器的所述测试操作包括Linux内核测试。
7.根据权利要求1所述的多芯片封装，其中对所述缓冲器存储器的所述测试操作包括自刷新测试、行锤击测试、频率测试、AC参数测试、以及DC参数测试中的至少一项。
8.根据权利要求1所述的多芯片封装，其中所述缓冲器存储器包括存储器单元阵列，所述存储器单元阵列包括多个存储器单元，并且所述存储器单元阵列被划分为对其单独执行所述测试的多个测试区域。
9.根据权利要求1所述的多芯片封装，其中所述存储存储器包括存储部，所述存储部被配置为存储对所述存储存储器和所述缓冲器存储器执行的所述测试操作的测试结果。
10.一种测试多芯片封装的方法，所述方法包括：
响应于控制信号而测试存储存储器，所述存储存储器被配置为存储数据；
响应于所述控制信号而确定缓冲器存储器的有效存储器区域，所述缓冲器存储器被配置为临时存储所述数据；以及
响应于所述控制信号而测试所述缓冲器存储器的所述有效存储器区域。
11.根据权利要求10所述的方法，其中所述缓冲器存储器的所述有效存储器区域的所述测试与所述存储存储器的所述测试同时执行。
12.根据权利要求10所述的方法，其中在所述存储存储器的所述测试之后，依序执行对所述缓冲器存储器的所述有效存储器区域的所述测试。
13.根据权利要求10所述的方法，其中所述控制信号包括从所述控制器输出的测试模式信号。
14.根据权利要求13所述的方法，其中所述存储存储器的所述测试包括：
响应于所述测试模式信号，而根据测试模式对所述存储存储器的存储器单元中的数据进行编程或擦除；
读取所述存储器单元中的所述数据；以及
确定所述读取操作是否失败。
15.根据权利要求10所述的方法，其中所述控制信号包括加电信号。
16.根据权利要求10所述的方法，其中所述缓冲器存储器的所述测试包括：
在第一条件下对所述有效存储器区域执行第一测试；以及
在比所述第一条件更严格的第二条件下对所述有效存储器区域执行所述第一测试。
17.根据权利要求16所述的方法，其中所述缓冲器存储器的所述测试还包括：
在所述第一条件下对完成所述第一测试的所述有效存储器区域执行第二测试；以及
在所述第二条件下对所述有效存储器区域执行所述第二测试。
18.根据权利要求17所述的方法，其中所述第一测试和所述第二测试包括自刷新测试、行锤击测试、频率测试、AC参数测试、以及DC参数测试中的至少一项。
19.根据权利要求10所述的方法，其中所述缓冲器存储器的所述有效存储器区域被划分为对其单独执行所述测试的多个测试区域。
20.一种多芯片封装，包括控制器、存储存储器、以及缓冲器存储器，其中：
所述控制器被配置为向所述存储存储器和所述缓冲器存储器提供使能控制信号，以用于在所述存储存储器和所述缓冲器存储器被操作的同时，测试所述存储存储器以及所述缓冲器存储器的有效存储器区域；以及
所述控制器被配置为在所述存储存储器以及所述缓冲器存储器的所述有效存储器区域的所述测试之后，禁用所述控制信号。
21.一种存储器系统的操作方法，所述操作方法包括：根据所述存储器系统的控制器所发出的单个触发信号，串行或并行测试所述存储器系统的非易失性存储器设备和易失性存储器设备，
其中所述测试包括测试所述易失性存储器设备的有效区域。
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