CN113437134A - 一种半导体结构、半导体结构制备方法及半导体装置 - Google Patents
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Abstract
本发明公开了一种半导体结构、半导体结构制备方法及半导体装置，该结构包括设置有有源区和浅沟槽隔离区的基底，其中浅沟槽隔离区的上表面低于有源区的上表面；随形覆盖基底的堆叠结构；浅沟槽隔离区上还设置有覆盖堆叠结构的第一绝缘层、覆盖第一绝缘层的第二绝缘层和覆盖第二绝缘层的第三绝缘层；有缘区上设置有覆盖堆叠结构的第一绝缘层，该第一绝缘层上表面和第三绝缘层的上表面处于相同的平面。该结构可以提供具有平坦上表面的半导体结构，且避免了现有技术中通过研磨有源区上的第一绝缘层至与浅沟槽隔离区上的第一绝缘层水平来实现平坦化，提高了漏电的风险，降低了半导体器件工作的稳定性的问题。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构、半导体结构制备方法及半导体装置。
背景技术
在现有的半导体结构制备过程中，通常需要进行多次平坦化工艺，以为后续工艺提供平坦的工作面。对于包括浅沟槽隔离区和有源区的基底，在对基底表面进行平坦化工艺时，因浅沟槽隔离区和有源区材料的不同，会造成浅沟槽隔离区的上表面低于有源区的上表面，从而后续沉积过程中也会共形形成堆叠结构以及遮蔽层。而为了给后续工艺提供平坦的工作面，通常需要对位于有源区上的遮蔽层进行研磨，从而使有源区上的遮蔽层变薄，极大的提高了漏电的风险，降低了半导体器件工作的稳定性。
发明内容
本发明要解决的技术问题是：如何提供一种具有平坦上表面的半导体结构，以降低漏电的风险提高半导体器件的稳定性。
为解决上述技术问题，本发明提供了一种半导体结构、半导体结构制备方法及半导体装置。
本发明的第一个方面，提供了一种半导体结构，其包括：
基底，所述基底包括有源区和浅沟槽隔离区，所述浅沟槽隔离区的上表面低于所述有源区的上表面；
堆叠结构，所述堆叠结构随形覆盖所述基底；
第一绝缘层，所述第一绝缘层随形覆盖所述堆叠结构；
第二绝缘层，所述第二绝缘层覆盖设置在所述浅沟槽隔离区上的所述第一绝缘层；
第三绝缘层，所述第三绝缘层设置在所述第二绝缘层上，所述第三绝缘层的上表面与设置在所述有源区上的所述第一绝缘层的上表面处于相同的平面。
在一些实施例中，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的材料不同。
在一些实施例中，所述第三绝缘层的刻蚀选择比大于所述第一绝缘层的刻蚀选择比且小于所述第二绝缘层的刻蚀选择比。
在一些实施例中，所述堆叠结构包括：
介质层，所述介质层随形覆盖所述基底；
导电层，所述导电层设置在所述介质层上。
在一些实施例中，所述半导体结构还包括：绝缘间隔层，所述绝缘间隔层位于所述堆叠结构以及所述第一绝缘层的侧壁，所述第二绝缘层覆盖所述绝缘间隔层。
本发明的第二个方面，提供了一种半导体结构制备方法，其包括：
提供基底，所述基底包括有源区和浅沟槽隔离区，所述浅沟槽隔离区的上表面低于所述有源区的上表面；
依次沉积随形覆盖所述基底的堆叠结构、第一绝缘层、第二绝缘层和第三绝缘层，所述第三绝缘层的厚度大于或等于所述第二绝缘层的厚度以及位于所述有源区上与位于所述浅沟槽隔离区上的所述第二绝缘层的高度差；
以第一研磨速率对所述第三绝缘层进行研磨，研磨至显露出设置于所述有源区上的所述第二绝缘层；
以第二研磨速率对所述第二绝缘层进行研磨，以显露出设置于所述有源区上的所述第一绝缘层，其中所述第一研磨速率与所述第二研磨速率不同；
继续对所述第三绝缘层进行研磨，使所述第三绝缘层的上表面与设置在所述有源区上的所述第一绝缘层的上表面处于相同的平面。
在一些实施例中，继续对所述第三绝缘层进行研磨，使所述第三绝缘层的上表面与设置在所述有源区上的所述第一绝缘层的上表面处于相同的平面，包括：
以第三研磨速率对所述第三绝缘层进行研磨，使所述第三绝缘层的上表面与设置在所述有源区上的所述第一绝缘层的上表面处于相同的平面，其中所述第三研磨速率和所述第一研磨速率相同或不同，所述第三研磨速率和所述第二研磨速率不同。
在一些实施例中，通过采用第一研磨液，以所述第一研磨速率对所述第三绝缘层进行研磨；通过采用第二研磨液，以所述第二研磨速率对所述第二绝缘层进行研磨，所述第一研磨液与所述第二研磨液不同。
在一些实施例中，在显露出设置于所述有源区上的所述第一绝缘层之后，以第四研磨速率对所述第一绝缘层、所述第二绝缘层和所述第三绝缘层继续进行研磨，研磨至位于所述有源区上的第一绝缘层满足预设厚度。
在一些实施例中，通过采用第四研磨液，以所述第四研磨速率对所述第一绝缘层、所述第二绝缘层和所述第三绝缘层继续进行研磨。
在一些实施例中，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的材料不同。
在一些实施例中，所述第三绝缘层的刻蚀选择比大于所述第一绝缘层的刻蚀选择比且小于所述第二绝缘层的刻蚀选择比。
在一些实施例中，所述沉积随形覆盖所述基底的堆叠结构包括：依次沉积随形覆盖所述基底的介质层和导电层。
本发明的第三个方面，提供了一种半导体装置，其包括如上任意一项所述的半导体结构。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
应用本发明提供的半导体结构，该结构包括设置有有源区和浅沟槽隔离区的基底，其中浅沟槽隔离区的上表面低于有源区的上表面；随形覆盖基底的堆叠结构；浅沟槽隔离区上还设置有覆盖堆叠结构的第一绝缘层、覆盖第一绝缘层的第二绝缘层和覆盖第二绝缘层的第三绝缘层；有缘区上设置有覆盖堆叠结构的第一绝缘层，该第一绝缘层上表面和第三绝缘层的上表面处于相同的平面。该结构可以提供具有平坦上表面的半导体结构，且避免了现有技术中通过研磨有源区上的第一绝缘层至与浅沟槽隔离区上的第一绝缘层水平来实现平坦化，提高了漏电的风险，降低了半导体器件工作的稳定性的问题。
附图说明
通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：
图1示出了本发明实施例提供的一种半导体结构的剖面结构示意图；
图2示出了本发明实施例提供的另一种半导体结构的剖面结构示意图；
图3示出了本发明实施例提供的一种半导体结构制备方法的流程示意图；
图4示出了本发明实施例提供的另一种半导体结构制备方法的流程示意图；
图5至图9示出了本发明实施例提供的半导体结构制备方法中各步骤对应的剖面结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。
在现有的半导体结构制备过程中，通常需要进行多次平坦化工艺，以为后续工艺提供平坦的工作面。对于包括浅沟槽隔离区和有源区的基底，在对基底表面进行平坦化工艺时，因浅沟槽隔离区和有源区材料的不同，会造成浅沟槽隔离区的上表面低于有源区的上表面，从而后续沉积过程中也会共形形成堆叠结构以及遮蔽层。而为了给后续工艺提供平坦的工作面，通常需要对位于有源区上的遮蔽层进行研磨，从而使有源区上的遮蔽层变薄，极大的提高了漏电的风险，降低了半导体器件工作的稳定性。
有鉴于此，本发明提供了一种半导体结构，该结构包括设置有有源区和浅沟槽隔离区的基底，其中浅沟槽隔离区的上表面低于有源区的上表面；随形覆盖基底的堆叠结构；浅沟槽隔离区上还设置有覆盖堆叠结构的第一绝缘层、覆盖第一绝缘层的第二绝缘层和覆盖第二绝缘层的第三绝缘层；有缘区上设置有覆盖堆叠结构的第一绝缘层，该第一绝缘层上表面和第三绝缘层的上表面处于相同的平面。该结构可以提供具有平坦上表面的半导体结构，且避免了现有技术中通过研磨有源区上的第一绝缘层至与浅沟槽隔离区上的第一绝缘层水平来实现平坦化，提高了漏电的风险，降低了半导体器件工作的稳定性的问题。
实施例一
参见图1所示，图1示出了本发明实施例提供的一种半导体结构示意图，其包括：
基底10，基底10包括有浅沟槽隔离区101和源区102，浅沟槽隔离区101的上表面低于有源区102的上表面；
堆叠结构11，堆叠结构11随形覆盖基底10；
第一绝缘层12，第一绝缘层12随形覆盖堆叠结构11；
第二绝缘层13，第二绝缘层13覆盖设置在浅沟槽隔离区101上的第一绝缘层12；
第三绝缘层14，第三绝缘层14设置在第二绝缘层13上，第三绝缘层14的上表面与设置在有源区102上的第一绝缘层12的上表面处于相同的平面。
在一些实施例中，基底10可以包括硅基底、绝缘体上硅(SOI)基底、锗基底和硅锗基底等。
根据需要，在基底10上还可以沉积有堆叠结构11，其中，堆叠结构11可以包括随形覆盖基底10的介质层和设置在介质层上的导电层，介质层和导电层均与基底10共形，即随形覆盖在基底10上的堆叠结构11也呈现出位于浅沟槽隔离区101上的堆叠结构11上表面低于位于有源区102上的堆叠结构11上表面。
在一些实施例中，介质层可以包括氧化硅层或氮化硅层，导电层可以包括多晶硅层。
在一些实施例中，第一绝缘层12随形覆盖堆叠结构11，位于浅沟槽隔离区101上的第一绝缘层12上表面低于位于有源区102上的第一绝缘层12上表面。作为示例，第一绝缘层12可以包括氮化硅层或氮氧化硅层。
在浅沟槽隔离区101上还依次设置有与第一绝缘层12共形的第二绝缘层13以及上表面基本水平的第三绝缘层14。在一些实施例中，第一绝缘层12、第二绝缘层13和第三绝缘层14的材料不同。在相同的研磨条件下，第一绝缘层12、第二绝缘层13和第三绝缘层14可以具有不同的抗刻蚀性，在一些实施例中，可以为第三绝缘层14的刻蚀选择比大于第一绝缘层12的刻蚀选择比且小于第二绝缘层13的刻蚀选择比。
在一些实施例中，可以为第二绝缘层13的厚度小于第三绝缘层14和/或第一绝缘层12的厚度。为了提高后续刻蚀的便捷性，还可以设置薄层的第二绝缘层13，使第二绝缘层13的厚度远小于第三绝缘层14的厚度或者远小于位于有源区102上与位于浅沟槽隔离区101上的第一绝缘层12的高度差。
在本发明实施例中，第三绝缘层14的上表面与设置在有源区102上的第一绝缘层12的上表面处于相同的平面，在保证了为导电层提供足够厚度的掩蔽层，以避免漏电的基础上，还通过在浅沟槽隔离区101的第一绝缘层12上设置由第二绝缘层13和第三绝缘层14形成的层叠结构，形成了具有平坦上表面的半导体结构，有利于为后续工艺提供便利且提高半导体器件的性能。
在另一些实施例中，参见图2所示，图2示出了本发明实施例提供的另一半导体结构的剖面结构示意图，该半导体结构还可以包括：绝缘间隔层15，绝缘间隔层15位于堆叠结构11以及第一绝缘层12的侧壁，第二绝缘层13覆盖绝缘间隔层15。即在本发明实施例中，还可以通过设置堆叠结构11、第一绝缘层12和绝缘间隔层15制备成栅极结构，再设置覆盖栅极结构的第二绝缘层13和第三绝缘层14。其中，绝缘间隔层15可以设置在浅沟槽隔离区101的上表面，绝缘间隔层15可以采用氮化硅等材料制备。
以上为本发明实施例提供的一种半导体结构，该结构包括设置有有源区102和浅沟槽隔离区101的基底10，其中浅沟槽隔离区101的上表面低于有源区102的上表面；随形覆盖基底10的堆叠结构11；浅沟槽隔离区101上还设置有覆盖堆叠结构11的第一绝缘层12、覆盖第一绝缘层12的第二绝缘层13和覆盖第二绝缘层13的第三绝缘层14；有缘区上设置有覆盖堆叠结构11的第一绝缘层12，该第一绝缘层12上表面和第三绝缘层14的上表面处于相同的平面。该结构可以提供具有平坦上表面的半导体结构，且避免了现有技术中通过研磨有源区102上的第一绝缘层12至与浅沟槽隔离区101上的第一绝缘层12水平来实现平坦化，提高了漏电的风险，降低了半导体器件工作的稳定性的问题。
以上为本发明实施例提供的一种半导体结构，本发明还提供了一种半导体结构制备方法，具体请参见实施例二的描述。
实施例二
参见图3所示，图3示出了本发明实施例提供的一种半导体结构制备方法的流程示意图，其可以包括：
步骤S101：提供基底，基底包括有源区和浅沟槽隔离区，浅沟槽隔离区的上表面低于所述有源区的上表面。
步骤S102：依次沉积随形覆盖基底的堆叠结构、第一绝缘层、第二绝缘层和第三绝缘层，第三绝缘层的厚度大于或等于第二绝缘层的厚度以及位于有源区上与位于浅沟槽隔离区上的第二绝缘层的高度差。
步骤S103：以第一研磨速率对第三绝缘层进行研磨，研磨至显露出设置于有源区上的所述第二绝缘层。
步骤S104：以第二研磨速率对第二绝缘层进行研磨，以显露出设置于有源区上的第一绝缘层，其中第一研磨速率与第二研磨速率不同。
步骤S105：继续对第三绝缘层进行研磨，使第三绝缘层的上表面与设置在有源区上的第一绝缘层的上表面处于相同的平面。
在本发明实施例中，可以通过选择不同的材料作为绝缘层和/或选择不同的研磨液控制研磨速率，最终基于对研磨速率的调控实现对该半导体结构位于浅沟槽隔离区上的上表面和位于有源区上的上表面之间高度的调整。
作为一示例，采用第一研磨液以第一研磨速率对第三绝缘层进行研磨，研磨至显露出第二绝缘层时，可以为当前保留的第三绝缘层的上表面高于位于有源区的第一绝缘层的上表面而低于显露出的第二绝缘层的上表面；进一步的，可以采用第二研磨液以第二研磨速率对第二绝缘层进行研磨，同时仍以第一研磨速率对第三绝缘层进行研磨，并使第二研磨速率大于第一研磨速率，研磨至显露出第一绝缘层且能够使第三绝缘层的上表面和设置在有源区上的第一绝缘层的上表面处于相同的平面。在另一些实施例中，还可以在研磨至显露出第二绝缘层时，采用第三研磨速率继续对第三绝缘层进行研磨，第三研磨速率可以不同于第一研磨速率，以使第三绝缘层的上表面与设置在有源区上的所述第一绝缘层的上表面处于相同的平面。其中，第三研磨速率可以通过选择合适的第三研磨液实现。
在其他实施例中，还可以基于研磨至显露出第二绝缘层时对应的上表面形貌，选择以不同的研磨速率进行研磨，以实现对高度的调控，具体可参见以下描述。
参见图4所示，图4示出了本发明实施例提供的一种半导体结构制备方法的流程示意图，其包括：
步骤S201：提供基底20，基底20包括浅沟槽隔离区201和有源区202，浅沟槽隔离区201的上表面低于有源区202的上表面；
步骤S202：依次沉积随形覆盖基底20的堆叠结构21、第一绝缘层22、第二绝缘层23和第三绝缘层24，第三绝缘层24的厚度大于或等于第二绝缘层23的厚度以及位于有源区202上与位于浅沟槽隔离区201上的第二绝缘层23的高度差；
步骤S203：以第一研磨速率对第三绝缘层24进行研磨，以显露出设置于有源区202上的第二绝缘层23并使刻蚀后第三绝缘层24的上表面与第二绝缘层23的上表面水平；
步骤S204：以第二研磨速率对显露出的第二绝缘层23进行研磨，以显露出设置于有源区202上的第一绝缘层22，其中第一研磨速率小于第二研磨速率；以及，
步骤S205：以第三研磨速率对第三绝缘层24继续进行研磨，使第三绝缘层24的上表面与设置在有源区202上的第一绝缘层22的上表面处于相同的平面。
在本发明实施例中，基底20可以包括硅基底、绝缘体上硅(SOI)基底、锗基底和硅锗基底等。由于基底20中有源区202和浅沟槽隔离区201的材料不同，在制备过程中会引起在浅沟槽隔离区201和有源区202的基底20上表面不平坦，出现浅沟槽隔离区201的上表面低于有源区202的上表面，具体请参见图5所示。
在本发明实施例中，步骤S202可以具体为，采用化学气相沉积工艺或物理气相沉积工艺依次沉积随形覆盖基底20的堆叠结构21、第一绝缘层22、第二绝缘层23和第三绝缘层24。
其中，参见图6所示，堆叠结构21、第一绝缘层22、第二绝缘层23和第三绝缘层24与基底20共形，形成浅沟槽隔离区201上的第三绝缘层24上表面低于有源区202上的第三绝缘层24上表面。在一些实施例中，可以设置有第三绝缘层24的厚度大于或等于第二绝缘层23的厚度以及位于有源区202上与位于浅沟槽隔离区201上的第二绝缘层23的高度差，以保证在后续通过研磨工艺调整高度时，能够实现位于浅沟槽隔离区201上的第三绝缘层24上表面高于有源区202上显露出的第一绝缘层22的上表面。其中，第一绝缘层22、第二绝缘层23和第三绝缘层24的材料不同。
在一些实施例中，堆叠结构21可以包括介质层211和导电层212，沉积随形覆盖基底20的堆叠结构21可以为：采用物理气相沉积工艺或化学气相沉积工艺，依次沉积随形覆盖基底20的介质层211和导电层212。其中，介质层211可以包括氧化硅层或氮化硅层，导电层212可以包括多晶硅层。
在一些实施例中，步骤S203可以具体为，通过采用第一研磨液，实现以第一研磨速率对第三绝缘层24进行研磨，研磨至显露出有源区202上第二绝缘层23的上表面并且保留的第三绝缘层24上表面与第二绝缘层23上表面基本水平时，刻蚀停止，刻蚀后的剖面结构示意图如图7所示。
其中，在步骤S202中沉积形成与基底20共形的第三绝缘层24，呈现出了浅沟槽隔离区201上的第三绝缘层24上表面低于有源区202上的第三绝缘层24上表面，在执行步骤S203时，还可以采用干法刻蚀工艺或湿法刻蚀工艺结合研磨工艺去除部分第三绝缘层24。作为示例，可以先采用干法刻蚀工艺或湿法刻蚀工艺去除部分第三绝缘层24，再利用研磨工艺形成具有水平上表面的第三绝缘层24，并显露出位于有源区202上的第二绝缘层23上表面。
在一些实施例中，可以通过选择具有不同刻蚀选择比的绝缘层来调节刻蚀的研磨速率。当第一绝缘层22、第二绝缘层23和第三绝缘层24材料不同时，可以选择第三绝缘层24的刻蚀选择小于第二绝缘层23的刻蚀选择比。步骤S204和步骤S205可以具体为，在相同的研磨条件下以第三研磨速率对第三绝缘层24进行研磨并同时以第二研磨速率对显露出的第二绝缘层23进行研磨，研磨至显露出设置于有源区202上的第一绝缘层22。
因第三绝缘层24和第二绝缘层23的刻蚀选择比不同，通过在相同研磨条件下进行研磨，即有第三研磨速率小于第二研磨速率，在研磨至显露出设置于有源区202上的第一绝缘层22时，呈现出位于浅沟槽隔离区201上的第三绝缘层24的上表面高于第一绝缘层22的上表面，具体可参见图8所示。从而基于第三绝缘层24和第二绝缘层23的刻蚀选择之间的区别实现对研磨速率的控制，进一步有利于在研磨后实现对第三绝缘层24和第二绝缘层23之间高度的调整。
在另一些实施例中，还可以通过选择不同的刻蚀条件来调节刻蚀的研磨速率。步骤S204可以具体为，采用不同的研磨液分别以第三研磨速率对第三绝缘层24进行研磨，以第二研磨速率对显露出的第二绝缘层23进行研磨，研磨至显露出设置于有源区202上的第一绝缘层22。
通过采用不同的研磨液，使在对第三绝缘层24和第二绝缘层23进行研磨时的第三研磨速率小于第二研磨速率，在研磨至显露出设置于有源区202上的第一绝缘层22时，呈现出位于浅沟槽隔离区201上的第三绝缘层24的上表面高于第一绝缘层22的上表面。从而通过采用不同的研磨的研磨液实现对研磨速率的控制，进一步有利于在研磨后实现对第三绝缘层24和第二绝缘层23之间高度的调整。
在一些实施例中，步骤S205可以具体为，在相同的研磨条件下以第三研磨速率对第三绝缘层24继续进行研磨，以使第三绝缘层24的上表面与设置在有源区202上的第一绝缘层22的上表面处于相同的平面，具体可参见图9所示。
其中，第三绝缘层24的刻蚀选择比大于第一绝缘层22的刻蚀选择比，通过在相同研磨条件下进行研磨，从而有利于在不需要对第一绝缘层22进行大幅度减薄的情况下，实现提供一种具有平坦上表面的半导体结构。此外，通过保证了第一绝缘层22的层厚，能够有效保证对漏电的隔离作用，有利于提高半导体器件工作的稳定性。
在另一些实施例中，步骤S205还可以具体为，通过采用第三研磨液实现以第三研磨速率继续对第三绝缘层24进行研磨，以使第三绝缘层24的上表面与设置在有源区202上的第一绝缘层22的上表面处于相同的平面。
通过采用不同的研磨液，使在对第三绝缘层24和第一绝缘层22进行研磨时的第三研磨速率小于第二研磨速率，通过延长研磨时间能够消除第三绝缘层24上表面和显露出的第一绝缘层22上表面的高度差，实现平坦化。从而通过采用不同的研磨的研磨液实现对研磨速率的控制，进一步有利于在研磨后实现对第三绝缘层24和第一绝缘层22之间高度的调整。
在其他实施例中，还可以进一步通过采用第四研磨液，以第四研磨速率对第一绝缘层22、第二绝缘层23和第三绝缘层24进行研磨，研磨至位于有缘区上的第一绝缘层22满足预设层厚。
需要说明的是，第三研磨速率可以等于第一研磨速率，其中，研磨过程中研磨速率的选择可基于绝缘层高度差等研磨需求进行调整。
以上为本发明实施例提供的一种半导体结构制备方法，通过提供具有有源区202和浅沟槽隔离区201的基底20，其中，浅沟槽隔离区201的上表面低于有源区202的上表面；依次沉积随形覆盖基底20的堆叠结构21、第一绝缘层22、第二绝缘层23和第三绝缘层24，第三绝缘层24的厚度大于或等于第二绝缘层23的厚度以及位于有源区202上与位于浅沟槽隔离区201上的第二绝缘层23的高度差；以第一研磨速率对第三绝缘层24进行研磨，以显露出设置于有源区202上的第二绝缘层23；以第二研磨速率对显露出的第二绝缘层23进行研磨，以显露出设置于有源区202上的第一绝缘层22，其中第一研磨速率与第二研磨速率不同，以及，以第三研磨速率对第三绝缘层24继续进行研磨，以使第三绝缘层24的上表面与设置在有源区202上的第一绝缘层22的上表面处于相同的平面。该方法通过在第一绝缘层22上设置第二绝缘层23和第三绝缘层24，基于不同绝缘层之间刻蚀选择比的区别或采用不同的研磨条件来控制研磨速率，实现了对位于有源区202上和浅沟槽隔离区201上的绝缘层高度差的调整，有利于在不需要对第一绝缘层22进行大幅度减薄的情况下，实现提供一种具有平坦上表面的半导体结构。此外，通过保证了第一绝缘层22的层厚，能够有效保证对漏电的隔离作用，有利于提高半导体器件工作的稳定性。
本发明的另一方面还提供了一种半导体装置，其可以包括如上实施例一中所述的半导体结构。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (14)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括有源区和浅沟槽隔离区，所述浅沟槽隔离区的上表面低于所述有源区的上表面；
堆叠结构，所述堆叠结构随形覆盖所述基底；
第一绝缘层，所述第一绝缘层随形覆盖所述堆叠结构；
第二绝缘层，所述第二绝缘层覆盖设置在所述浅沟槽隔离区上的所述第一绝缘层；
第三绝缘层，所述第三绝缘层设置在所述第二绝缘层上，所述第三绝缘层的上表面与设置在所述有源区上的所述第一绝缘层的上表面处于相同的平面。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的材料不同。
3.根据权利要求2所述的半导体结构，其特征在于，所述第三绝缘层的刻蚀选择比大于所述第一绝缘层的刻蚀选择比且小于所述第二绝缘层的刻蚀选择比。
4.根据权利要求1所述的半导体结构，其特征在于，所述堆叠结构包括：
介质层，所述介质层随形覆盖所述基底；
导电层，所述导电层设置在所述介质层上。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：绝缘间隔层，所述绝缘间隔层位于所述堆叠结构以及所述第一绝缘层的侧壁，所述第二绝缘层覆盖所述绝缘间隔层。
6.一种半导体结构制备方法，其特征在于，包括：
提供基底，所述基底包括有源区和浅沟槽隔离区，所述浅沟槽隔离区的上表面低于所述有源区的上表面；
依次沉积随形覆盖所述基底的堆叠结构、第一绝缘层、第二绝缘层和第三绝缘层，所述第三绝缘层的厚度大于或等于所述第二绝缘层的厚度以及位于所述有源区上与位于所述浅沟槽隔离区上的所述第二绝缘层的高度差；
以第一研磨速率对所述第三绝缘层进行研磨，研磨至显露出设置于所述有源区上的所述第二绝缘层；
以第二研磨速率对所述第二绝缘层进行研磨，以显露出设置于所述有源区上的所述第一绝缘层，其中所述第一研磨速率与所述第二研磨速率不同；
继续对所述第三绝缘层进行研磨，使所述第三绝缘层的上表面与设置在所述有源区上的所述第一绝缘层的上表面处于相同的平面。
7.根据权利要求6所述的方法，其特征在于，继续对所述第三绝缘层进行研磨，使所述第三绝缘层的上表面与设置在所述有源区上的所述第一绝缘层的上表面处于相同的平面，包括：
以第三研磨速率对所述第三绝缘层进行研磨，使所述第三绝缘层的上表面与设置在所述有源区上的所述第一绝缘层的上表面处于相同的平面，其中所述第三研磨速率和所述第一研磨速率相同或不同，所述第三研磨速率和所述第二研磨速率不同。
8.根据权利要求6所述的方法，其特征在于，通过采用第一研磨液，以所述第一研磨速率对所述第三绝缘层进行研磨；通过采用第二研磨液，以所述第二研磨速率对所述第二绝缘层进行研磨，所述第一研磨液与所述第二研磨液不同。
9.根据权利要求8所述的方法，其特征在于，在显露出设置于所述有源区上的所述第一绝缘层之后，以第四研磨速率对所述第一绝缘层、所述第二绝缘层和所述第三绝缘层继续进行研磨，研磨至位于所述有源区上的第一绝缘层满足预设厚度。
10.根据权利要求9所述的方法，其特征在于，通过采用第四研磨液，以所述第四研磨速率对所述第一绝缘层、所述第二绝缘层和所述第三绝缘层继续进行研磨。
11.根据权利要求6所述的方法，其特征在于，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的材料不同。
12.根据权利要求11所述的方法，其特征在于，所述第三绝缘层的刻蚀选择比大于所述第一绝缘层的刻蚀选择比且小于所述第二绝缘层的刻蚀选择比。
13.根据权利要求6所述的方法，其特征在于，所述沉积随形覆盖所述基底的堆叠结构包括：依次沉积随形覆盖所述基底的介质层和导电层。
14.一种半导体装置，其特征在于，包括如上权利要求1至5中任意一项所述的半导体结构。
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Citations (7)
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|---|---|---|---|---|
| CN1172344A (zh) * | 1996-05-22 | 1998-02-04 | 现代电子产业株式会社 | 用以形成半导体装置的中间层绝缘薄膜的方法 |
| TW498441B (en) * | 1999-04-06 | 2002-08-11 | Taiwan Semiconductor Mfg | Planarization method for insulation layer |
| KR20030049355A (ko) * | 2001-12-14 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 메탈 라인 형성 방법 |
| US20050014330A1 (en) * | 2003-07-15 | 2005-01-20 | Samsung Electronics Co., Ltd. | Method of planarizing an interlayer dielectric layer |
| CN105304566A (zh) * | 2014-07-30 | 2016-02-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN110518062A (zh) * | 2019-09-26 | 2019-11-29 | 福建省晋华集成电路有限公司 | 一种浅沟槽隔离结构及半导体器件 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1172344A (zh) * | 1996-05-22 | 1998-02-04 | 现代电子产业株式会社 | 用以形成半导体装置的中间层绝缘薄膜的方法 |
| TW498441B (en) * | 1999-04-06 | 2002-08-11 | Taiwan Semiconductor Mfg | Planarization method for insulation layer |
| KR20030049355A (ko) * | 2001-12-14 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 메탈 라인 형성 방법 |
| US20050014330A1 (en) * | 2003-07-15 | 2005-01-20 | Samsung Electronics Co., Ltd. | Method of planarizing an interlayer dielectric layer |
| CN105304566A (zh) * | 2014-07-30 | 2016-02-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN110518062A (zh) * | 2019-09-26 | 2019-11-29 | 福建省晋华集成电路有限公司 | 一种浅沟槽隔离结构及半导体器件 |
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