CN113434005A

CN113434005A - 一种可控电阻电路

Info

Publication number: CN113434005A
Application number: CN202110799221.XA
Authority: CN
Inventors: 李旋
Original assignee: Suzhou Hanchen Technology Co Ltd
Current assignee: Suzhou Hanchen Technology Co Ltd
Priority date: 2021-07-15
Filing date: 2021-07-15
Publication date: 2021-09-24
Anticipated expiration: 2041-07-15
Also published as: CN113434005B

Abstract

本申请涉及一种可控电阻电路，包括：控制信号生成模块，包括第一晶体管和第一电阻，以及分别于所述第一晶体管和所述第一电阻耦合的电流镜所述控制信号生成模块配置为至少基于所述第一电阻产生使所述第一晶体管工作在深线性区的偏置信号；以及电阻调控模块，包括一个或多个并联的第二晶体管，所述电阻调控模块耦合至所述控制信号生成模块，配置为基于所述第一晶体管的偏置信号对所述第二晶体管进行控制以使所述第二晶体管同样工作在深线性区域，从而控制所述第二晶体管的导通电阻仅与多数第一电阻和所述电流镜的镜像系数相关；其中所述第一晶体管和第二晶体管尺寸相同，制造工艺相同。本申请进一步包括一种控制电路中电阻的方法和一种电子设备。

Description

一种可控电阻电路

技术领域

本申请涉及一种电阻电路，特别地涉及一种可控电阻电路。

背景技术

很多应用中需要实现较为精准的可变阻值电阻，且在高频应用中尤其期望该可变电阻的寄生电容越小越好。现有技术实现可变阻值电阻的方法一般是采用开关电阻阵列，或者采用工作在线性区的金属-氧化物-半导体场效应晶体管(MOSFET)。

图1是一种现有的开关电阻阵列式可控电阻电路示意图，如图1所示。其中，该可控电阻电路可以包括多个相同的并联的开关电阻结构，例如开关电阻结构104可以包括电阻101，其是与晶体管例如NMOS管102串联的芯片上电阻，阻值为R；NMOS管102，作为开关决定开关电阻结构104是否工作。控制端103控制102导通或者断开。

另一个电阻结构可以包括晶体管例如NMOS管105。晶体管105与晶体管102是尺寸相同，制造工艺相同的晶体管。控制端106控制105导通或者断开。电容107是NMOS管105的漏源两端寄生电容。电容108是NMOS管105的漏端到衬底(一般接地)的寄生电容。电容109是NMOS管105的漏栅两端寄生电容。电阻1010是与NMOS管105串联的芯片上电阻，阻值为R。端口1011和1012是阵列式可控阻值电阻的输入/输出端。图1由多个开关电阻结构104并联组成。1011和1012两端的电阻等于：

其中，R是图1中101，1010电阻的阻值；r_on是NMOS管102，NMOS管105等NMOS管的导通时的导通电阻，M是可控电阻电路中阵列中包括的并联的电阻结构的数量。

R_total与R和r_on相关，R作为电阻器件可以比较精准，而r_on是随控制端103控制电压、晶体管生产工艺，以及应用环境的温度变化而变化的，因此容易影响可控电阻电路的总导通电阻值R_total。如果需要R_total精准，则需要r_on远远小于R，则在合适的控制端控制电压下，NMOS管105和NMOS管102等NMOS管的宽度和沟道长度的比值需要尽量大(一定的半导体工艺制程，NMOS最小沟道长度一定，则要求其宽度尽量大)。然而，MOSFET的宽度越大，则寄生电容必然越大(即图中寄生电容107、108、109越大)。过大的寄生电容在实际应用，尤其是高频系统应用(如射频系统，高速有线传输系统，光通信系统)中的高速电路部分并不适用。

图2是一种现有的工作在深线性区的MOSFET结构示意图，如图2所示。其中，NMOS的控制端电压为VG，NMOS的漏端电压为VD，NMOS的源端接地电压为VS＝0，NMOS的体端接地电压VB＝0。工作在深线性区，要求NMOS管的(V_ds＝VD–VS)远远小于(Vgs–Vth)。

此时，NMOS管的导通电阻为：

其中r_ds为NMOS管导通电阻；V_ds为漏源电压差，I_ds为漏源电流，K′为工艺参数，W为NMOS管宽度，L为沟道长度，V_gs为栅源电压差，V_th为阈值电压。

采用较小尺寸的MOSFET(寄生电容较小)，调控工作在深线性区的MOSFET的导通电阻，需要控制其栅-源电压(Vgs)。另外，影响线性区的MOSFET的导通电阻的因素还有MOSFET的阈值电压(Vth)。然而，阈值电压随制造工艺，温度变化很大，意味着导通电阻随制造工艺和温度变化很大，难以精确控制。

因此，需要一种能够提供不受生产工艺、应用环境温度以及栅极电压影响的可控电阻电路。

发明内容

针对现有技术中存在的技术问题，本申请提出了一种可控电阻电路，包括：控制信号生成模块，包括第一晶体管和第一电阻，以及分别于所述第一晶体管和所述第一电阻耦合的电流镜，所述控制信号生成模块配置为至少基于所述第一电阻产生使所述第一晶体管工作在深线性区的偏置信号；以及电阻调控模块，包括一个或多个并联的第二晶体管，所述电阻调控模块耦合至所述控制信号生成模块，配置为基于所述第一晶体管的偏置信号对所述第二晶体管进行控制以使所述第二晶体管同样工作在深线性区域，从而控制所述第二晶体管的导通电阻仅与多数第一电阻和所述电流镜的镜像系数相关；其中所述第一晶体管和第二晶体管尺寸相同，制造工艺相同。

特别的，其中所述电流镜包括：第一电流源，其一端耦合到电源，另一端通过所述第一电阻接地；第二电流源，其一端耦合到电源，另一端耦合到所述第一晶体管的第一端，其中所述第二电流源产生的电流是所述第一电流源产生电流的N倍，N为电流镜的镜像系数，且为大于1的整数；所述控制信号生成模块还包括：运算放大器，其第一输入端耦合到所述第一晶体管的第一端，其第二输入端耦合到所述第一电流源和所述第一电阻之间的节点，其输出端耦合到所述第一晶体管的控制端，所述第一晶体管的第二端接地。

特别的，其中所述第一晶体管的控制端耦合到所述第二晶体管的控制端。

特别的，其中所述控制信号生成模块进一步包括，串联设置在所述第一晶体管的第一端和地电平之间的第一分压电阻和第二分压电阻；所述电阻调整模块还包括加法器，其第一输入端耦合到所述第一晶体管的控制端，所述加法器第二输入端耦合到所述第一和第二分压电阻之间的节点，并配置为接收该节点处信号的反信号，所述加法器输出端耦合到所述第二晶体管的控制端。

特别的，其中所述电阻调整模块还包括串联耦合在所述第二晶体管第一端和第二端之间的第三分压电阻和第四分压电阻，所述第三分压电阻和第四分压电阻之间的节点耦合到所述第二晶体管的体端；所述加法器还包括与所述第二晶体管的体端耦合的第三输入端。

特别的，其中所述第二电流源为可控电流源，其包括多个并联的对所述第一电流源电流进行镜像的可控电流单元。

本申请还包括一种控制电路中电阻的方法，包括：利用第一电阻以及电流源组成的电流镜产生运算放大器的输入信号；利用运算放大器确定第一晶体管的第一端以及控制端的信号，使所述被测晶体管工作在深线性区；将所述被测晶体管的控制信号作为第二晶体管的控制信号，使所述第二晶体管工作在深线性区，从而使所述第二晶体管的导通电阻只与所述第一电阻以及电流镜的镜像比例相关。

本申请还包括一种电子设备，包括如前述中任一所述的可控电阻电路。

附图说明

下面，将结合附图对本申请的优选实施方式进行进一步详细的说明，其中：

图1是一种现有的开关电阻阵列式可控电阻电路示意图；

图2是一种现有的工作在深线性区的MOSFET结构示意图；

图3是根据本申请的一个实施例精准可控阻值的可变电阻电路示意图；

图4是根据本申请的一个实施例可控比例电流镜电路示意图；以及

图5是根据本申请的另一个实施例精准可控阻值的可变电阻电路示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。

本申请所涉及的晶体管可以是MOS管或双极晶体管。当晶体管是MOS管时，可以是NMOS或PMOS。本申请所涉及MOS晶体管的第一端可以是源极或漏极，第二端可以是漏极或源极，控制端可以时栅极。当本申请中晶体管为双极晶体管时，控制端可以是基极，第一端或第二端可以是集电极或发射极。

以下以MOS晶体管为例进行描述。

本申请提出了一种可控电阻电路，包括：

控制信号生成模块，包括第一晶体管以及第一电阻，所述控制信号生成模块配置为至少基于所述第一电阻产生使所述第一晶体管工作在深线性区的偏置信号。

电阻调控模块，包括一个或多个并联的第二晶体管，所述电阻调控模块耦合至所述控制信号生成模块，配置为基于所述第一晶体管的偏置信号对所述第二晶体管进行控制以使所述第二晶体管同样工作在深线性区域，从而控制所述第二晶体管到导通电阻。

其中，控制信号生成模块进一步包括：

电流源模块，配置以产生第一电流信号I₀和第二电流信号I₁，其中所述第一电流信号I₀和第二电流信号I₁成比例，比例系数为N，即I1＝N*I0。在一些实施例中，电流源模块可以由可控比例的电流镜电路实现。

电压生成模块，包括第一晶体管，所述电压生成模块耦合至所述电流源模块，配置以基于所述第一电流信号和第二电流信号产生控制电压。

上述可控电阻电路可由多种方式实现，下面将举例说明。其中，涉及晶体管以NMOS为例，其第一端为漏端，第二端为源端。但本申请不以此为限。本申请中，第一晶体管和第二晶体管可以是相同尺寸晶体管，也可以是二者尺寸为倍数关系的晶体管。为了方便，下面以相同尺寸晶体管为例进行说明。

本申请中晶体管处于深线性区域是指，例如对于NMOS晶体管来说，栅源电压远大于漏源电压，远大于的指的是大于10的1次方以上。

图3是根据本申请的一个实施例精准可控阻值的可变电阻电路示意图，如图3所示。

其中，图3左侧虚线框部分为控制信号生成模块，可以包括第一晶体管301，其第一端耦合至第二电流源305(可变电流源，大小为I₁)，第二端和体端耦合至地电平。其中，第一晶体管301的控制端电压为V₃，第一端电压为V₂。

在一些实施例中，控制信号生成模块还可以包括：

运算放大器302，其增益为A，其第一输入端例如正输入端耦合至第一晶体管301第一端，第二输入端例如负输入端耦合至第一电流源304(固定电流源，大小为I₀)，其输出端耦合至第一晶体管301控制端。

第一电阻303(大小为R₀)，其耦合在第一电流源305和地之间。

在一些实施例中，控制信号生成模块可以进一步包括：串联设置在第二电流源305和地之间的第一分压电阻309(大小为R₁)和第二分压电阻3010(大小为R₁’)，其中第一分压电阻309和第二分压电阻3010之间参考电压信号为V₁。在一些实施例中，R₁可以等于R₁’。

图3右侧虚线框为电阻调控模块，可以包括第二晶体管3015，其第一端电压为V_D，其第二端和体端接地，控制端耦合至所述第一晶体管301控制端。其中，第二晶体管3015控制端电压为V_G。

在一些实施例中，电阻调控模块进一步包括一加法器3014，加法器3014第一输入端耦合至第一晶体301管控制端，加法器3014第二输入端接收电阻309与电阻3010之间的参考电压信号V₁，加法器3014输出端耦合至所述第二晶体管3015的控制端。其中，加法器3014的第二输入端对输入信号乘以系数负1，即加法器的作用是输出V3减V1作为晶体管3015的VG。在一些实施例中，可以并联多个第二晶体管(控制端共同耦合至3015)，进行电阻调控。

图3所示电路中，电流源304电流I₀流过第一电阻303，产生电压V₀。运算放大器302和第一晶体管301共同形成负反馈环路。此负反馈环路增益非常大(需要运算放大器增益A足够大)，以致运算放大器302输入两端电压非常相近，满足：

V₂≈V₀ (3)

可以设计I₀和R₀使得V₀和V₂远小于V₃，使得第一晶体管301工作在深线性区。(例如，设计：I₀＝10uA,R₀＝5kOhm,则V₀＝50mV；另外，根据N的值和MOS管301的尺寸，反馈环路可能将V3稳定在如1.2V，此时MOS管301在深线性区，一般地说，将V₀设计为约几十mV是合适的值)图中第一分压电阻309和第二分压电阻3010的阻抗R₁很大，可以认为流经第一电阻309和第二电阻3010的电流很小。同时，经过二者分压可知V₁＝0.5×V₂。由式(3)可得：

V₂＝I₁×r_ds1≈V₀＝I₀×R₀ (4)

其中由于N为两个电流源的比例系数，可以根据需要设置，r_ds1为第一晶体管301的导通电阻，r_ds1同时也满足式：

其中，Q₁为所述第一晶体管301的规格参数，满足：

其中，K′为晶体管301的工艺参数，W为NMOS晶体管301的宽度，L为晶体管301的沟道长度。本实施例中，由于第一晶体管301和第二晶体管3015尺寸相同，所以二者的规格参数相同。

第二晶体管3015NMOS管的导通电阻为：

式(8)中“约等于号”成立，需要第二晶体管3015工作在深线性区，即V_D远小于(V_G-V_th)。晶体管301和3015是尺寸相同，制造工艺相同的晶体管，因此规格参数Q1与Q2相同，vth也相同。并且，前面介绍过V1等于

因此，结合公式(6)和公式(8)可知，rds1与rds2相等。

再结合式(4)，第二晶体管3015的导通电阻等于：

式(9)表明，由于R₀是一个固定的电阻元件，因此可以通过控制I₁和I₀的比例系数N,精准控制导通电阻r_ds2。根据一个实施例，控制I₁和I₀的比例可以通过图4的电流镜实现。式(9)中的R₀可以采用芯片上随半导工艺和温度变化小的电阻类型，电阻值较为精准；另外还可以采用芯片外的薄膜类型电阻(thin film resistor)，工业界常见的精度可以达到误差1％到0.1％。

在一些实施例中，电阻309、电阻3010和加法器3014不是必须的，可以直接将晶体管301的控制端电压V₃电连接至晶体管3015控制端。增加电阻309、电阻3010和加法器3014可以增加电阻调整的精度。

在一些实施例中，可变电流源305可以通过电流镜实现。图4是根据本申请的一个实施例可控比例电流镜电路示意图，如图所示。其中，电流源401为直流电流源，电流I0。晶体管402为P型金属-氧化物-半导体场效应晶体管(P型MOSFET，也称PMOS管)。晶体管403为与晶体管402尺寸一致的PMOS管。晶体管404为与晶体管402尺寸一致的PMOS管。开关405，开关406可以受控导通或者断开。晶体管403，开关405和开关406共同组成的单个可控电流单元407。多个可控电流单元407共同组成可控电流源408。可控电流源408具有输出端409，输出电流I1。端点4010的电压是晶体管402控制端/第一端电压，电压值VX。端点4011的电压是晶体管403控制端电压，电压值VY。晶体管403的第二端和第一端之间电流为I2。

图4中，电流源401的电流I0流过晶体管402，在晶体管402控制端产生电压VX。如果控制开关405导通，开关406断开，则晶体管403的控制端和第二端电压差等于0，晶体管403不导通，其第二端和第一端之间电流为0；如果控制开关405断开，406导通，则晶体管403的控制端与第二端的电压与晶体管402相同，只要两个晶体管均工作在饱和区，则由相关基本原理可得，晶体管403第二端和第一端之间电流与晶体管402的源漏电流I0相同，则实现了“电流镜”精确复制的功能。图4中可控电流源408由多个可控电流单元407共同组成，可以用上述方法控制其中N个可控电流单元407工作，产生电流I1＝N×I0。由此，实现了图3中305所需的功能。

当然，还可以采用已知的其他结构来搭建控制信号产生模块中的电流镜电路。

本申请还具有其他实施方式。图5是根据本申请的另一个实施例精准可控阻值的可变电阻电路示意图，如图所示。其中，图5与图3相同或相似部分不再赘述。

在图5所示的电路中，其电阻调控模块与图3所示的不同。电阻调控模块中，所述第二晶体管5015第一端电压为V_D，第二端电压为V_s，其控制端电压为V_G，体端电压为V_B。

所述电阻调控模块进一步包括：

第三分压电阻5021(大小为R₂)和第四分压电阻5020(大小为R₂’)，第三分压电阻5021第一端耦合至第二晶体管5015第一端，其第二端耦合至第四分压电阻5020第一端以及晶体管5015的体端，第四分压电阻5020第二端耦合至第二晶体管5015第二端。在一些实施例中，R₂＝R₂’。

加法器5014，其第一输入端耦合至第一晶体管501控制端，加法器5014第二输入端接收参考电压信号V₁，加法器5014第三输入端经第三分压电阻5021第二端耦合至第二晶体管5015体端，加法器5014输出端耦合至第二晶体管5015控制端。

图5与图3的主要区别在于：第二晶体管5015的第二端和体端不需要像图3那样接地。图5中第二晶体管5015处于深线性区，(VD–VS)接近于0，远远小于(VG-VS)。由电阻5020和5021分压得到的体端电压VB约等于第二端电压VS约等于第一单电压VD。三输入模拟加法器输出的VG＝V3-V1+VB。图5中第二晶体管5015的导通电阻r_ds3可以标示为：

晶体管5015与晶体管501是尺寸相同，制造工艺相同的晶体管。因此Q3与Q1相同，Vth也相同。另外，V1等于

并且由于前面介绍的晶体管5015体端的电位VB与第二端电位VS基本相等，并且晶体管5015的第一端和第二端之间的电压差可以忽略不计。因此可以等到公式(10)。结合公式(6)可知，晶体管5015的导通电阻r_ds3与晶体管501的导通电阻r_ds1相同。从而可以得到公式(11)。由式(11)可以看出，晶体管5015的导通电阻也可以由第一电阻R₀和系数N精确控制。

相较于现有技术，本申请的方案使得晶体管的导通电阻与晶体管自身的属性无关，与使用环境例如温度无关，与工艺误差无关。使得当利用晶体管作为电阻的应用中，其导通电阻更加稳定可靠。同时该电路中应用的晶体管尺寸可以较小，寄生电容更小。本申请的方案尤其适合无线射频通信，高速有线通信，光通信等系统应用。

本申请还提供了一种控制电路中节点之间电阻的方法，包括

本方案采用工作在深线性区的晶体管作为开关电阻，另外通过生成电流镜和参考电阻生成参考电压以及运用反馈环路的方式产生晶体管的控制端电压，并使得晶体管的导通电阻仅仅与参考参考电阻与电流镜的镜像比例系数相关。

具体来说该方法可以包括：

利用参考电阻以及电流源组成的电流镜产生运算放大器的输入信号。

利用运算放大器确定第一晶体管的第一端以及控制端的信号，使所述被测晶体管工作在深线性区。

将所述被测晶体管的控制信号作为第二晶体管的控制信号，使所述第二晶体管工作在深线性区，从而使所述第二晶体管的导通电阻只与所述参考电阻以及电流镜的镜像比例相关。

本申请还涉及一种电子设备，包括如前述中任一所述的可控电阻电路。

上述实施例仅供说明本申请之用，而并非是对本申请的限制，有关技术领域的普通技术人员，在不脱离本申请范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本申请公开的范畴。

Claims

1.一种可控电阻电路，包括：

控制信号生成模块，包括第一晶体管和第一电阻，以及分别于所述第一晶体管和所述第一电阻耦合的电流镜，所述控制信号生成模块配置为至少基于所述第一电阻产生使所述第一晶体管工作在深线性区的偏置信号；以及

电阻调控模块，包括一个或多个并联的第二晶体管，所述电阻调控模块耦合至所述控制信号生成模块，配置为基于所述第一晶体管的偏置信号对所述第二晶体管进行控制以使所述第二晶体管同样工作在深线性区域，从而控制所述第二晶体管的导通电阻仅与多数第一电阻和所述电流镜的镜像系数相关；

其中所述第一晶体管和第二晶体管尺寸相同，制造工艺相同。

2.根据权利要求1所述的可控电阻电路，其中所述电流镜包括：

第一电流源，其一端耦合到电源，另一端通过所述第一电阻接地；

第二电流源，其一端耦合到电源，另一端耦合到所述第一晶体管的第一端，其中所述第二电流源产生的电流是所述第一电流源产生电流的N倍，N为电流镜的镜像系数，且为大于1的整数；

所述控制信号生成模块还包括：

运算放大器，其第一输入端耦合到所述第一晶体管的第一端，其第二输入端耦合到所述第一电流源和所述第一电阻之间的节点，其输出端耦合到所述第一晶体管的控制端，所述第一晶体管的第二端接地。

3.根据权利要求2所述的可控电阻电路，其中所述第一晶体管的控制端耦合到所述第二晶体管的控制端。

4.根据权利要求2所述的可控电阻电路，其中

所述控制信号生成模块进一步包括，串联设置在所述第一晶体管的第一端和地电平之间的第一分压电阻和第二分压电阻；

所述电阻调整模块还包括加法器，其第一输入端耦合到所述第一晶体管的控制端，所述加法器第二输入端耦合到所述第一和第二分压电阻之间的节点，并配置为接收该节点处信号的反信号，所述加法器输出端耦合到所述第二晶体管的控制端。

5.根据权利要求4所述的可控电阻电路，其中

所述电阻调整模块还包括串联耦合在所述第二晶体管第一端和第二端之间的第三分压电阻和第四分压电阻，所述第三分压电阻和第四分压电阻之间的节点耦合到所述第二晶体管的体端；

所述加法器还包括与所述第二晶体管的体端耦合的第三输入端。

6.根据权利要求2所述的可控电阻电路，其中所述第二电流源为可控电流源，其包括多个并联的对所述第一电流源电流进行镜像的可控电流单元。

7.一种控制电路中电阻的方法，包括：

利用第一电阻以及电流源组成的电流镜产生运算放大器的输入信号；

利用运算放大器确定第一晶体管的第一端以及控制端的信号，使所述被测晶体管工作在深线性区；

将所述被测晶体管的控制信号作为第二晶体管的控制信号，使所述第二晶体管工作在深线性区，从而使所述第二晶体管的导通电阻只与所述第一电阻以及电流镜的镜像比例相关。

8.一种电子设备，包括如权利要求1-6中任一所述的可控电阻电路。