CN113422507B

CN113422507B - 抖频控制电路及开关电源

Info

Publication number: CN113422507B
Application number: CN202110722277.5A
Authority: CN
Inventors: 薛尚嵘
Original assignee: 3Peak Inc
Current assignee: 3Peak Inc
Priority date: 2021-06-28
Filing date: 2021-06-28
Publication date: 2022-08-02
Anticipated expiration: 2041-06-28
Also published as: CN113422507A

Abstract

本发明揭示了一种抖频控制电路及开关电源，所述电路包括：频率产生电路，用于产生时钟信号；抖频电路，用于产生伪随机码并对伪随机码进行译码产生控制信号；电压选择器，用于根据抖频电路产生的控制信号选择不同的参考电压反馈回频率产生电路，以得到不同的时钟信号。本发明可以将干扰频谱展开，使干扰能量分布在各个频段上，能有效降低频率信号的峰值频谱，有效解决了EMI问题，进而提高了电路的EMI性能。

Description

抖频控制电路及开关电源

技术领域

本发明属于集成电路技术领域，具体涉及一种抖频控制电路及开关电源。

背景技术

随着半导体技术及通信、汽车电子行业的蓬勃发展，开关电源的应用领域不断扩大。然而，开关电源由于较高的电压变化率dv/dt和电流变化率di/dt、电路中存在的寄生电感和电容使其可能产生电磁干扰(EMI，Electro Magnetic Interference，电磁干扰)。电磁干扰是随着开关频率周期变化的，如果干扰能量集中在离散的开关频率上，很难满足EMI标准的要求。抑制电磁干扰的方法很多，通常会增加滤波电容，或者降低漏感和分布电容等，另外频率抖动技术也是一种有效降低EMI的方法。

频率抖动技术是把开关信号的能量集中调制分布在一个很宽的频带上，产生一系列分立边频带，将干扰频谱展开，使干扰能量分布在各个频段上，有效降低频率信号的峰值频谱，这样更容易达到EMI标准。然而开关电源中，通常采用的频率抖动技术是指数调制法或三角调制法，两者降低EMI的效果均有限，也不够理想；也有采用伪随机抖频技术的，然而电路结构复杂，成本较高。因此，如何设计一款电路结构简单并有效降低开关电源EMI问题的电路是本领域技术人员必须解决的问题。

因此，针对上述技术问题，有必要提供一种抖频控制电路及开关电源，以解决开关电源中的电磁干扰问题。

发明内容

本发明的目的在于提供一种抖频控制电路及开关电源，以有效解决电磁干扰问题。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种抖频控制电路，所述电路包括：

频率产生电路，用于产生时钟信号；

抖频电路，用于产生伪随机码并对伪随机码进行译码产生控制信号；

电压选择器，用于根据抖频电路产生的控制信号选择不同的参考电压反馈回频率产生电路，以得到不同的时钟信号。

一实施例中，所述频率产生电路包括第一运算放大器、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、电阻R_T、电容C_OSC、逻辑电路、电压比较器和缓冲器，第一PMOS管P1和第二PMOS管P2形成电流镜。

一实施例中，所述频率产生电路中：

第一运算放大器的正向输入端与参考电压V_REF相连，负向输入端与电阻R_T的第一端相连，电阻R_T的第二端接基准电位，第一运算放大器的输出端与第一NMOS管N1的栅极相连；

第一NMOS管N1的源极与电阻R_T第一端相连，第一NMOS管N1的漏极与第一PMOS管P1的漏极相连；

第一PMOS管P1的源极与电源电压VDD相连，第一PMOS管P1的栅极与漏极互连并与第二PMOS管P2的栅极相连；

第二PMOS管P2的源极与电源电压VDD相连，第二PMOS管P2的漏极与电容C_OSC的第一端相连并连接电压比较器的正向输入端得到V_RAMP节点，电容C_OSC的第二端接基准电位；

电压比较器的负向输入端与电压选择器反馈回的参考电压V_{REF_OSC}相连；

电压比较器的输出端与逻辑电路的输入端相连，逻辑电路的输出端与第二NMOS管N2的栅极相连；

第二NMOS管N2的漏极与电容C_OSC的第一端相连，第二NMOS管N2的源极接基准电位；

逻辑电路的输出端与缓冲器的输入端相连，缓冲器的输出端向抖频电路输出时钟信号CLOCK。

一实施例中，所述抖频电路包括线性反馈移位寄存器、若干半加器和若干全加器，线性反馈移位寄存器由n个D触发器和若干异或门构成。

一实施例中，所述抖频电路中，n个D触发器的输入CP端与时钟信号相连，第一个D触发器的输入D端与异或门的输出端相连，前一个D触发器的输出Q端与后一个D触发器的输入D端相连，第n个D触发器的输出Q端和第n-2个D触发器的输出Q端分别与异或门的两个输入端相连，异或门输出端与第一个D触发器的输入D端相连；

第n个D触发器的输出Q端和第m～m+2(m＝1，2…n-3)个D触发器的输出Q端分别与第一半加器、第二半加器的输入a端及输入b端相连，第一半加器、第二半加器的输出s端分别与第三半加器的输入a端及输入b端相连；

第一半加器、第二半加器及第三半加器的输出Co端分别与全加器的输入a端、输入b端、输入Ci端相连；

第三半加器的输出s端输出控制信号D<0>，全加器的输出s端输出控制信号D<1>，全加器的输出Co端输出控制信号D<2>，D<2>D<1>D<0>即为抖频电路输出的控制信号。

一实施例中，所述电压选择器包括电压缓冲器、电阻分压网络、若干逻辑门和若干NMOS管，电压缓冲器包括第二运算放大器，逻辑门包括若干非门、三输入或非门及若干三输入与门，其中：

第二运算放大器的正向输入端与参考电压V_REF1相连，第二运算放大器的输出端与负向输入端相连，同时与电阻分压网络相连；

电阻分压网络由x个电阻R1～Rx串联组成，相连电阻之间为互连连接节点Vocs1～Vocs(x-1)；

电压选择器中包括x-1个NMOS管；

三输入或非门的三个输入端分别与控制信号D<2>、D<1>、D<0>相连，输出端与第一个NMOS管的栅极相连；

三输入与门的三个输入端分别直接或经过非门与控制信号D<2>、D<1>、D<0>相连，输出端分别与其余NMOS管的栅极相连；

x-1个NMOS管的漏极分别与参考电压V_{REF_OSC}相连，源极分别与互连连接节点Vocs1～Vocs(x-1)相连。

一实施例中，所述电阻分压网络由6个电阻R1～R6串联组成，相连电阻之间为互连连接节点Vocs1～Vocs5，NMOS管包括第三NMOS管N3至第七NMOS管N7，逻辑门包括非门INV1～INV7、三输入或非门NOR1、三输入与门AND1～AND4，其中：

三输入或非门NOR1的第一输入端、第二输入端和第三输入端分别与控制信号D<2>、D<1>、D<0>相连，输出端与第三NMOS管N3的栅极相连，第三NMOS管N3的源极与电阻R1和R2之间的互连连接节点Vocs1相连；

非门INV1和INV2的输入端分别与控制信号D<2>、D<1>相连，三输入与门AND1的第一输入端和第二输入端分别与非门INV1和INV2的输出端相连，三输入与门AND1的第三输入端与控制信号D<0>相连，输出端与第四NMOS管N4的栅极相连，第四NMOS管N4的源极与电阻R2和R3之间的互连连接节点Vocs2相连；

非门INV3和INV4的输入端分别与控制信号D<2>、D<0>相连，三输入与门AND2的第一输入端和第三输入端分别与非门INV3和INV4的输出端相连，三输入与门AND2的第二输入端与控制信号D<1>相连，输出端与第五NMOS管N5的栅极相连，第五NMOS管N5的源极与电阻R3和R4之间的互连连接节点Vocs3相连；

非门INV5的输入端与控制信号D<2>相连，三输入与门AND3的第一输入端与非门INV5的输出端相连，三输入与门AND3的第二输入端和第三输入端分别与控制信号D<1>、D<0>相连，输出端与第六NMOS管N6的栅极相连，第六NMOS管N6的源极与电阻R4和R5之间的互连连接节点Vocs4相连；

非门INV6和INV7的输入端分别与控制信号D<1>、D<0>相连，三输入与门AND4的第二输入端和第三输入端分别与非门INV6和INV7的输出端相连，三输入与门AND4的第一输入端与控制信号D<2>相连，输出端与第七NMOS管N7的栅极相连，第七NMOS管N7的源极与电阻R5和R6之间的互连连接节点Vocs5相连。

一实施例中，所述频率产生电路产生的时钟信号CLOCK的频率为：

其中，K为比例系数，为第二PMOS管P2和第一PMOS管P1的个数比。

一实施例中，所述抖频电路中，在线性反馈移位寄存器初始态不为全“0”时，线性反馈移位寄存器的最大循环周期为：

(2ⁿ-1)*T_CLK；

其中，T_CLK为频率产生电路产生的时钟信号CLOCK的周期。

本发明另一实施例提供的技术方案如下：

一种开关电源，所述开关电源包括上述的抖频控制电路。

与现有技术相比，本发明具有以下优点：

本发明可以将干扰频谱展开，使干扰能量分布在各个频段上，能有效降低频率信号的峰值频谱，有效解决了EMI问题，进而提高了电路的EMI性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一具体实施例中抖频控制电路的电路原理图；

图2为本发明一具体实施例中抖频电路的实现电路图；

图3为本发明一具体实施例中电压选择器实现电路图。

具体实施方式

以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

参图1所示，本发明一具体实施例中公开了一种抖频控制电路，该电路包括：

频率产生电路，用于产生时钟信号；

具体地，频率产生电路包括第一运算放大器、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、电阻R_T、电容C_OSC、逻辑电路、电压比较器和缓冲器，第一PMOS管P1和第二PMOS管P2形成电流镜。

其中；

第一运算放大器的正向输入端与参考电压V_REF相连，负向输入端与电阻R_T的第一端相连，电阻R_T的第二端接基准电位(本实施例中的基准电位均已地电位为例进行说明)，第一运算放大器的输出端与第一NMOS管N1的栅极相连；

由运算放大器的特性可知，第一运算放大器使得其正向输入端电压等于负向输入端电压，因此加在电阻R_T两端的电压等于参考电压V_REF。由此可以得到流过电阻R_T的电流等于V_REF/R_T，该电流等于流过第一NMOS管N1的电流，同时等于流过第一PMOS管P1的电流，该电流经过第一PMOS管P1和第二PMOS管P2组成的电流镜镜像使得流过第二PMOS管P2的电流等于K*V_REF/R_T。流过第二PMOS管P2的电流对电容C_OSC进行充电得到线性增加的斜坡电压，并且逻辑电路产生的复位信号RST在每个周期将电容C_OSC两端的电压泄放掉，由此得到斜坡电压V_RAMP。V_RAMP电压与参考电压V_{REF_OSC}进行比较得到OUT信号，OUT信号经过逻辑电路和BUFFER输出时钟信号CLOCK。

时钟信号CLOCK的频率为：

其中，K为比例系数，为第二PMOS管P2和第一PMOS管P1的个数比。

参图2所示，本实施例中的抖频电路包括线性反馈移位寄存器(LFSR，LinearFeedback Shift Register)、若干半加器和若干全加器，线性反馈移位寄存器由n个D触发器和若干异或门构成。

线性反馈移位寄存器用于产生伪随机码，包括若干阶，实际设计中具体阶数不限定可以调节，在本实施例中以21阶为例进行说明，其包括21个D触发器和1个异或门XOR。

另外，本实施例中包括三个半加器和一个全加器，即第一半加器hadd1、第二半加器hadd2、第三半加器hadd3和全加器fadd1。

本实施例的抖频电路中，n个D触发器的输入CP端与时钟信号相连，第一个D触发器的输入D端与异或门的输出端相连，前一个D触发器的输出Q端与后一个D触发器的输入D端相连，第n个D触发器的输出Q端和第n-2个D触发器的输出Q端分别与异或门的两个输入端相连，异或门输出端与第一个D触发器的输入D端相连，即：第一个D触发器D1的输入D端连接异或门的输出端，第一个D触发器D1的输出Q端连接第二个D触发器D2的输入D端，第二个D触发器D2的输出Q端连接第三个D触发器D3的输入D端，以此类推…；

第n个D触发器的输出Q端和第m～m+2(m＝1，2…n-3)个D触发器的输出Q端分别与第一半加器、第二半加器的输入a端及输入b端相连，第一半加器、第二半加器的输出s端分别与第三半加器的输入a端及输入b端相连，本实施例中n＝21，m＝12，即D触发器21的输出Q端和D触发器D12～D14的输出Q端分别与第一半加器、第二半加器的输入a端及输入b端相连；

第三半加器的输出s端输出控制信号D<0>，全加器的输出s端输出控制信号D<1>，全加器的输出Co端输出控制信号D<2>，D<2>D<1>D<0>即为抖频电路输出的控制信号，该控制信号为二进制数，将其作为电压选择器的输入信号选择不同的参考电压。

时钟信号CLOCK作为抖频电路的输入时钟信号，抖频电路将产生伪随机码并对伪随机码进行“译码”得到控制信号D<2>D<1>D<0>，该控制信号为二进制数，其作为电压选择器的输入信号；电压选择器根据输入的控制信号的不同选择不同的参考电压值反馈回频率产生电路中电压比较器的负向输入端即参考电压V_{REF_OSC}；由上述频率表达式

可知，在其他参数不变的情况下，根据不同的参考电压V_{REF_OSC}会得到不同的频率，由此实现对频率的调制。实现将干扰频谱展开，使干扰能量分布在各个频段上，这样有效降低频率信号的峰值频谱，进而提高电路的EMI性能，有效解决EMI问题。

为了有效解决EMI问题，达到最佳的EMI性能，必须使得线性反馈移位寄存器的循环周期最大，这就要求LFSR生成的多项式为本原多项式，其次要求LFSR的初始态不能为全“0”状态。这样可以得到LFSR最大的循环周期为(2ⁿ-1)*T_CLK，T_CLK为频率产生电路产生的时钟信号CLOCK的周期。

以本实施例中21阶LFSR为例，选择第21个D触发器的输出信号Q21和第19个D触发器的输出信号Q19经过异或运算反馈到第1个D触发器的输入信号D端，这样其生成的多项式为F(x)＝x²¹+x¹⁹+1，其为本原多项式；在LFSR初始态不为全“0”时，在线性反馈移位寄存器初始态不为全“0”时，可以得到最大的循环周期(2²¹-1)*T_CLK。在循环周期最大的情况下，得到的频率的随机性越好，电路的EMI性能越佳。

同时，由线性移位寄存器得到伪随机码后，选择第n个D触发器的输出信号Qn和其他3个连续D触发器的输出信号Qm、Qm+1、Qm+2(m＝1，2…n-3)这四个伪随机码分别作为两个半加器的输入信号；然后由半加器和全加器组成的电路对其进行“译码”后得到控制信号，该控制信号为二进制数，将其作为电压选择器的输入信号选择不同的参考电压。

其中，由半加器和全加器组成的电路实现对选择的四个伪随机码中“1”的个数的提取，由输入的不同的“1”的个数得到不同的控制信号。本实施例中，选择第21个D触发器的输出信号Q21和第12个D触发器的输出信号Q12、第13个D触发器的输出信号Q13、第14个D触发器的输出信号Q14分别作为两个半加器hadd1、hadd2的输入信号，这两个半加器的两个输出信号半加数和S1、S2分别作为第三个半加器hadd3的两个输入信号；三个半加器hadd1、hadd2、hadd3的输出信号进位数C1、C2、C3分别作为全加器fadd1的三个输入信号，由此得到的第三个半加器hadd3的输出信号半加数和S3为控制信号D<0>，全加器的输出信号全加数和S4为控制信号D<1>，全加器的输出信号进位数C4为控制信号D<2>。

根据输入信号Q21、Q12、Q13、Q14中“1“的个数得到不同的控制信号D<2>D<1>D<0>，该控制信号为二进制数；例如若Q21、Q12、Q13、Q14分别为0、0、0、0，即输入信号中没有“1”，那么对应的控制信号D<2>D<1>D<0>为000；若Q21、Q12、Q13、Q14分别为0、0、0、1或0、0、1、0或0、1、0、0或1、0、0、0，即输入信号中有一个“1”，那么对应的控制信号D<2>D<1>D<0>为001；若Q21、Q12、Q13、Q14分别为0、0、1、1或0、1、1、0或1、1、0、0或1、0、1、0或1、0、0、1或0、1、0、1，即输入信号中有两个“1”，那么对应的控制信号D<2>D<1>D<0>为010；若Q21、Q12、Q13、Q14分别为0、1、1、1或1、1、1、0或1、1、0、1或1、0、1、1，即输入信号中有三个“1”，那么对应的控制信号D<2>D<1>D<0>为011；类似地，若Q21、Q12、Q13、Q14分别为1、1、1、1，即输入信号中有四个“1”，那么对应的控制信号D<2>D<1>D<0>为100。

由此得到的控制信号作为电压选择器的输入信号，电压选择器根据输入的控制信号的不同选择不同的参考电压值反馈回频率产生电路中电压比较器的负向输入端即参考电压V_{REF_OSC}得到不同的频率，实现对频率的调制。

参图3所示，本实施例中的电压选择器包括电压缓冲器、电阻分压网络、若干逻辑门和若干NMOS管，电压缓冲器包括第二运算放大器，逻辑门包括若干非门、三输入或非门及若干三输入与门，其中：

电压选择器中包括x-1个NMOS管；

具体地，本实施例中电阻分压网络由6个电阻R1～R6串联组成，相连电阻之间为互连连接节点Vocs1～Vocs5，NMOS管包括第三NMOS管N3至第七NMOS管N7，逻辑门包括非门INV1～INV7、三输入或非门NOR1、三输入与门AND1～AND4。

其中：

由运算放大器特性即正向输入端电压等于其负向输入端电压可知，第二运算放大器输出端得到的电压值等于V_REF1，然后该电压值V_REF1经过电阻分压网络得到不同的参考电压值。由此得到的不同的参考电压经过选择器选择反馈回频率产生电路的负向输入端即参考电压V_{REF_OSC}，由频率表达式

可知，其他参数不变时，由于参考电压值V_{REF_OSC}发生了变化，所以频率产生电路会得到不同的频率，由此实现频率的调节。

电压选择器根据抖频电路产生的控制信号选择不同的参考电压反馈回频率产生电路，以本发明为例，在抖频电路输出的控制信号D<2>D<1>D<0>为“000”时，只有三输入或非门NOR1的输出为“1”，所以只有第三NMOS管N3打开，由此将由电阻分压网络得到的参考电压Vosc1连接到频率产生电路的参考电压V_{REF_OSC}；同样地，在控制信号D<2>D<1>D<0>为“001”时，只有三输入与门AND1的输出为“1”，所以只有第四NMOS管N4打开，由此将由电阻分压网络得到的参考电压Vosc2连接到频率产生电路的参考电压V_{REF_OSC}；以此类推…，在控制信号D<2>D<1>D<0>为“010”时，第五NMOS管N5打开，将参考电压Vosc3连接到频率产生电路的参考电压V_{REF_OSC}；在控制信号D<2>D<1>D<0>为“011”时，第六NMOS管N6打开，将参考电压Vosc4连接到频率产生电路的参考电压V_{REF_OSC}；在控制信号D<2>D<1>D<0>为“100”时，第七NMOS管N7打开，将参考电压Vosc5连接到频率产生电路的参考电压V_{REF_OSC}。

本发明中，频率调节的最大范围即频率调节深度不限定，同时设计几个频率点也不限定，根据需求设计。频率的调节深度通过调节电阻分压网络的分压比例得到，如本发明中电阻分压网络得到的五个参考电压值Vosc1、Vosc2、Vosc3、Vosc4、Vosc5。其中Vosc3为基准电压，Vosc1为在基准电压Vosc3的基础上增大3％，Vosc2为在基准电压Vosc3的基础上增大1.5％，Vosc5为在基准电压Vosc3的基础上减小3％，Vosc4为在基准电压Vosc3的基础上减小1.5％。

由频率表达式

可知，基准频率为基准电压Vosc3对应的频率fosc3，fosc1为在基准频率fosc3的基础上减小3％，fosc2为在基准频率fosc3的基础上减小1.5％，fosc5为在基准频率fosc3的基础上增大3％，fosc4为在基准频率fosc3的基础上增大1.5％。

因此，本示例中，频率调节深度为+/-3％，有5个频率点，频率会在产生线性反馈移位寄存器产生伪随机码的一个最大循环周期内即(2²¹-1)*T_CLK时间内以基准频率0％、基准频率+/-3％和基准频率+/-1.5％的共5个频率点随机变化。因为是最大循环周期，所以得到的频率的随机性越好，这样实现对频率的调制，可以有效降低频率信号的峰值频谱，有效解决EMI的问题。

本发明中的开关电源抖频控制电路可应用于开关电源中，开关电源属于现有技术，此处不再进行赘述。

上技术方案可以看出，本发明具有以下有益效果：

本发明利用抖频电路中产生伪随机码，并对其进行译码后得到控制信号，该控制信号输入到电压选择器，电压选择器中的逻辑电路根据输入的控制信号选择不同的参考电压值反馈回频率产生电路，频率产生电路根据不同的参考电压值得到不同的频率，由此实现频率的调制；

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims

1.一种抖频控制电路，其特征在于，所述电路包括：

频率产生电路，用于产生时钟信号；

电压选择器，用于根据抖频电路产生的控制信号选择不同的参考电压反馈回频率产生电路，以得到不同的时钟信号；频率产生电路包括第一运算放大器、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、电阻R_T、电容C_OSC、逻辑电路、电压比较器和缓冲器，第一PMOS管P1和第二PMOS管P2形成电流镜；

2.根据权利要求1所述的抖频控制电路，其特征在于，所述抖频电路包括线性反馈移位寄存器、若干半加器和若干全加器，线性反馈移位寄存器由n个D触发器和若干异或门构成。

3.根据权利要求2所述的抖频控制电路，其特征在于，所述抖频电路中，n个D触发器的输入CP端与时钟信号相连，第一个D触发器的输入D端与异或门的输出端相连，前一个D触发器的输出Q端与后一个D触发器的输入D端相连，第n个D触发器的输出Q端和第n-2个D触发器的输出Q端分别与异或门的两个输入端相连，异或门输出端与第一个D触发器的输入D端相连；

第n个D触发器的输出Q端和第m～m+2个D触发器的输出Q端分别与第一半加器、第二半加器的输入a端及输入b端相连，第一半加器、第二半加器的输出s端分别与第三半加器的输入a端及输入b端相连，m＝1，2…n-3；

4.根据权利要求3所述的抖频控制电路，其特征在于，所述电压选择器包括电压缓冲器、电阻分压网络、若干逻辑门和若干NMOS管，电压缓冲器包括第二运算放大器，逻辑门包括若干非门、三输入或非门及若干三输入与门，其中：

电阻分压网络由x个电阻R1～Rx串联组成，相连电阻之间为互连连接节点V_ocs1～V_ocs(x-1)；

电压选择器中包括x-1个NMOS管；

x-1个NMOS管的漏极分别与参考电压V_{REF_OSC}相连，源极分别与互连连接节点V_ocs1～V_ocs(x-1)相连。

5.根据权利要求4所述的抖频控制电路，其特征在于，所述电阻分压网络由6个电阻R1～R6串联组成，相连电阻之间为互连连接节点V_ocs1～V_ocs5，NMOS管包括第三NMOS管N3至第七NMOS管N7，逻辑门包括非门INV1～INV7、三输入或非门NOR1、三输入与门AND1～AND4，其中：

非门INV1和INV2的输入端分别与控制信号D<2>、D<1>相连，三输入与门AND1的第一输入端和第二输入端分别与非门INV1和INV2的输出端相连，三输入与门AND1的第三输入端与控制信号D<0>相连，输出端与第四NMOS管N4的栅极相连，第四NMOS管N4的源极与电阻R2和R3之间的互连连接节点V_ocs2相连；

非门INV3和INV4的输入端分别与控制信号D<2>、D<0>相连，三输入与门AND2的第一输入端和第三输入端分别与非门INV3和INV4的输出端相连，三输入与门AND2的第二输入端与控制信号D<1>相连，输出端与第五NMOS管N5的栅极相连，第五NMOS管N5的源极与电阻R3和R4之间的互连连接节点V_ocs3相连；

非门INV5的输入端与控制信号D<2>相连，三输入与门AND3的第一输入端与非门INV5的输出端相连，三输入与门AND3的第二输入端和第三输入端分别与控制信号D<1>、D<0>相连，输出端与第六NMOS管N6的栅极相连，第六NMOS管N6的源极与电阻R4和R5之间的互连连接节点V_ocs4相连；

非门INV6和INV7的输入端分别与控制信号D<1>、D<0>相连，三输入与门AND4的第二输入端和第三输入端分别与非门INV6和INV7的输出端相连，三输入与门AND4的第一输入端与控制信号D<2>相连，输出端与第七NMOS管N7的栅极相连，第七NMOS管N7的源极与电阻R5和R6之间的互连连接节点V_ocs5相连。

6.根据权利要求1所述的抖频控制电路，其特征在于，所述频率产生电路产生的时钟信号CLOCK的频率为：

其中，K为比例系数，为第二PMOS管P2和第一PMOS管P1的个数比。

7.根据权利要求3所述的抖频控制电路，其特征在于，所述抖频电路中，在线性反馈移位寄存器初始态不为全“0”时，线性反馈移位寄存器的最大循环周期为：

(2ⁿ-1)*T_CLK；

其中，T_CLK为频率产生电路产生的时钟信号CLOCK的周期。

8.一种开关电源，其特征在于，所述开关电源包括权利要求1～7中任一项所述的抖频控制电路。