CN113394092A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底上形成有待处理结构，所述基底包括待处理图形区，所述待处理图形区内包括部分所述待处理结构，所述待处理图形区的长度方向为所述待处理结构的延伸方向；去除所述待处理图形区两端的待处理结构，以所述待处理图形区内剩余的待处理结构作为中间结构；去除所述中间结构，以所述基底上剩余的待处理结构为目标结构，实现了对待处理结构的处理过程的精确控制，提升了器件的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着超大集成电路的不断发展，半导体器件的关键尺寸(critical dimension，CD)不断减小，其制作工艺也面临许多限制与挑战，在关键尺寸越来越小的情况下，如何提高小尺寸图形的精准度和稳定性成为业界的研究热点。
自对准双重图形化(self-aligned double patterning，SADP)方法和自对准四重图形化(self-aligned quadruple patterning，SAQP)方法是近年来受到亲睐的图形化方法。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。
然而，现有工艺形成的器件性能仍有待提高。
发明内容
本发明实施例提供一种半导体结构及其形成方法，以改善器件性能以及性能均一性。
本发明提供一种半导体结构的形成方法，包括：
提供基底，所述基底上形成有待处理结构，所述基底包括待处理图形区，所述待处理图形区内包括部分所述待处理结构，所述待处理图形区的长度方向为所述待处理结构的延伸方向；
去除所述待处理图形区两端的待处理结构，以所述待处理图形区内剩余的待处理结构作为中间结构；
去除所述中间结构，以所述基底上剩余的待处理结构为目标结构。
相应的，本发明还提供一种半导体结构，包括：
基底，所述基底上设置有目标结构和中间结构，所述基底包括待处理图形区，所述中间结构位于所述待处理图形区内，所述目标结构和中间结构沿同一方向延伸，且所述目标结构和中间结构的延伸方向为所述待处理图形区的长度方向；
其中，所述中间结构和所述目标结构之间具有间隔。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明实施例中，在去除待处理图形区内的待处理结构的过程中，首先去除待处理图形区两端的待处理结构，之后再去除待处理图形区内剩余的待处理结构，从而实现对待处理图形区两端的待处理结构的处理过程和待处理图形区内部的待处理结构的处理过程的分别控制，一方面可以解决待处理结构的处理过程中两端不易去除干净的问题，另一方面解决了待处理结构的处理过程中待处理结构两侧的结构易受影响的问题，实现对待处理结构的处理过程的精确控制，从而避免了对应处理过程不易把控造成的结构的形貌不佳，提升了器件的性能。
附图说明
图1为半导体结构图形布局结构图；
图2至图10是本发明实施例中半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有工艺形成的器件性能仍有待提高。现结合一种半导体结构的形成方法分析器件性能有待提高的原因。
具体的，在形成小尺寸结构后，通常会对这些小尺寸结构进行进一步的处理，然而，由于这些小尺寸结构尺寸过小，使得对其进行处理的控制难度过大，从而极易造成这些小尺寸结构的形貌不佳，进而影响器件的性能。
例如，参考图1，在形成半导体器件过程中，需要对器件区以外的鳍部进行去除处理(例如刻蚀)，无论是直接对待处理图形区的鳍部进行处理，还是对待处理图形区内用于形成鳍部的掩膜图形进行处理，都存在着由于尺寸过小造成的控制难度过大的问题。其中，对待处理图形区(虚线框出的部分)内的待处理结构1的处理过程中，对应的控制难度体现在两个方面，一个是在图形长度方向Y，对图形端部的待处理结构的处理存在不易去除干净的问题，从而需要控制刻蚀时间尽量长，一个是在图形的宽度方向X，由于待处理结构之间的间距过小，使得待处理结构两侧的结构易受影响，从而需要控制刻蚀时间尽量短。可以看出，在去除对待处理图形区内的待处理结构的过程中，对应的控制过程不易把控，进而极易造成结构的形貌不佳，影响器件的性能。
并且，特别需要说明的是，在形成L形器件区时，器件区拐角处(图中实线框出的位置)的待处理结构，长度方向Y邻接一待处理图形区2A的端部，宽度方向X邻接另一待处理图形区2B的一侧，使得在对待处理结构进行去除处理时，无论是对端部的处理还是对内部的处理出现问题，都会造成此处结构形貌不佳，进而造成器件性能不佳。
基于此，在本发明实施例中，在去除待处理图形区内的待处理结构的过程中，首先去除待处理图形区两端的待处理结构，之后再去除待处理图形区内剩余的中间结构，从而实现对待处理图形区两端的待处理结构的处理过程和待处理图形区内部的待处理结构的处理过程的分别控制，一方面可以解决待处理结构的处理过程中两端不易去除干净的问题，另一方面解决了待处理结构的处理过程中待处理结构两侧的结构易受影响的问题，实现对待处理结构的处理过程的精确控制，从而避免了对应处理过程不易把控造成的结构的形貌不佳，提升了器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2和图3，其中，图2为本步骤中半导体结构的俯视图，图3为本步骤中半导体结构沿AA’的剖面图，提供基底，所述基底上形成有待处理结构201，所述基底包括待处理图形区20，部分所述待处理结构201位于所述待处理图形区20内，所述待处理图形区20的长度方向Y为所述待处理结构201的延伸方向。
所述基底用于为后续形成器件提供工艺基础，所述待处理结构201用于为后续形成目标结构提供工艺基础。
其中，所述待处理结构201可以为初始鳍部，也可以为用于形成初始鳍部的掩膜层。若所述待处理结构为初始鳍部，本发明实施例提供的方法用于切除基底上器件区以外的初始鳍部，保留位于器件区内的初始鳍部作为鳍部，若所述待处理结构为掩膜层，本发明实施例提供的方法用于去除器件区以外的掩膜层，保留位于器件区内的掩膜层，进而以器件区内的掩膜层作为掩膜，形成仅位于器件区内的鳍部。在本实施例中，以待处理结构为掩膜层为例进行说明。
对应的，所述待处理图形区20为所述基底器件区以外的区域，以实现对器件区以外的待处理结构进行去除处理。
本实施例中，所述基底包括衬底200和位于所述衬底上的鳍部材料层，所述鳍部材料层用于在后续工艺中形成鳍部。
所述衬底200的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底，本领域技术人员可以根据实际需要进行选取。
其中，所述基底包括形成于所述衬底200上的鳍部材料层210，所述鳍部材料层210用于为后续形成鳍部提供工艺基础，通过后续的刻蚀工艺形成鳍部。所述鳍部材料层可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟或者上述材料中的多个材料的叠层。在一些具体的实现中，所述鳍部材料层可以为与衬底200相同的材料。
在本实施例中，所述待处理结构201形成于所述鳍部材料层210上。其中，所述待处理结构201可以采用自对准双重图形化(self-aligned double patterning，SADP)工艺形成，也可以采用自对准四重图形化(self-aligned quadruple patterning，SAQP)工艺形成。在本实施例中，采用自对准四重图形化(self-aligned quadruple patterning，SAQP)工艺形成所述待处理结构201。
需要说明的是，在采用自对准四重图形化(self-aligned quadruplepatterning，SAQP)工艺形成的所述待处理结构201，关键尺寸在纳米级别，例如，关键尺寸位于1～1000纳米范围内，或者，关键尺寸位于1～100纳米范围内，或者，关键尺寸位于1～10纳米范围内。
其中，由于所述待处理结构201会在经过后续步骤处理后作为形成鳍部的掩膜，其具体材料与所述鳍部材料层的材料的选择刻蚀比大于或等于10，以降低后续其中一结构的刻蚀步骤对另一结构的影响。具体的，所述待处理结构201的材料可以为无定型锗、氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅中的一种或多种。
本实施例中，所述基底划分为器件区10和位于器件区10以外的待处理图形区20。本发明实施例通过对应的处理，将待处理图形区20内的待处理结构去除，保留位于器件区10内的待处理结构作为目标结构，从而以该目标结构为掩膜，形成仅位于器件区10内的鳍部。其中，以所述待处理图形区20的长度方向Y为所述待处理结构的延伸方向，以所述待处理图形区20垂直于该长度方向的方向为所述待处理图形区的宽度方向X。
参考图4至图6，在沿所述待处理图形区的长度方向上，去除所述待处理图形区20两端的待处理结构201，以所述待处理图形区剩余的待处理结构作为中间结构202。
在本发明实施例中，首先去除所述待处理图形区20两端的待处理结构，用于实现对待处理图形区20两端的待处理结构的处理过程进行精确控制，在不影响其他区域的待处理结构的前提下，解决待处理结构201的处理过程中两端不易去除干净的问题。
其中，所述待处理图形区20两端指的是所述待处理图形区沿所述待处理图形区长度方向的两个端部。在本实施例中，所述去除所述待处理图形区20两端的待处理结构步骤具体为，去除所述待处理图形区两端的第一待处理图形区30和第二待处理图形区40的待处理结构201。
基于第一待处理图形区30和第二待处理图形区40的面积较小，在本实施例中在沿所述待处理图形区20的宽度方向X上，所述第一待处理图形区30的宽度D1和第二待处理图形区40的宽度D2大于或等于所述待处理图形区的宽度，从而尽可能增大宽度方向X的窗口尺寸，以增大工艺空间，降低工艺难度。
为简化工艺流程，本实施例进一步在沿所述待处理图形区20的长度方向Y上，设置所述第一待处理图形区的长度D3和第二待处理图形区的长度D4相同，从而可以在后续去除待处理结构的过程可以采用同一制程实现。
进一步的，在本实施例中，所述待处理图形区20为多个，对应各所述待处理图形区20内的第一待处理图形区30和第二待处理图形区40均具有相同的长度。其中，所述第一待处理图形区30的长度D3和所述第二待处理图形区40的长度D4不可过大，也不可过小。过大会造成第一待处理图形区30和所述第二待处理图形区40的待处理结构在去除工艺中出现长度方向和宽度方向的差异，从而无法实现对第一待处理图形区30和所述第二待处理图形区40的待处理结构在去除工艺中的精确控制；过小则会由于工艺窗口过小造成工艺难度的增大，进一步造成控制难度的增大。因此，在本实施例中，所述第一待处理图形区30的长度D3和所述第二待处理图形区40的长度D4小于或等于多个待处理图形区对应的长度的最小值的1/2，或者，所述第一待处理图形区30的长度D3和所述第二待处理图形区40的长度D4还可以进一步小于或等于多个待处理图形区对应的宽度的最小值。
在本发明的其他实施例中，还可以使第一待处理图形区和第二待处理图形区的尺寸不同，进而可以采用不同的制程实现待处理结构的去除，本发明在此不做具体的限制。
对应的，去除所述待处理图形区两端的第一待处理图形区30和第二待处理图形区40的待处理结构可以包括如下流程：
参考图4至图5，其中，图4为本步骤中半导体结构的俯视图，图5为本步骤中半导体结构沿AA’的剖面图，在所述基底上形成图形化的第一掩膜层220。
所述第一掩膜层220暴露所述第一待处理图形区30和所述第二待处理图形区40，覆盖所述基底的其他区域。
在本实施例中，所述第一掩膜层220可以为光刻胶层，具体的，所述光刻胶层可以为正性光刻胶，也可以为负性光刻胶，通过涂胶、曝光和显影，实现光刻胶的图形化，从而使形成的光刻胶层暴露位于所述待处理图形区两端的第一待处理图形区30和第二待处理图形区40的待处理结构，覆盖所述基底的其他区域。
参考图6，以所述第一掩膜层220为掩膜，刻蚀去除所述第一掩膜层220暴露的待处理结构。
所述待处理图形区剩余的待处理结构作为中间结构202。
所述刻蚀工艺可以为干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀的结合，在本实施例中，采用干法刻蚀工艺进行待处理结构的去除。具体的，所述的干法刻蚀工艺可以为等离子刻蚀工艺。
其中，在进行干法刻蚀工艺过程中，工艺参数可以包括：刻蚀气体为包括含氟气体和惰性气体的混合气体，气体流量为40sccm～80sccm。
在刻蚀完毕后，本发明实施例还进一步去除所述第一掩膜层(图中未示出)。
参考图7至图9，去除所述中间结构202，以所述基底上剩余的待处理结构为目标结构203。
在本发明实施例中，由于前述步骤中已经去除了所述待处理图形区20两端的待处理结构，本步骤中，仅需去除所述待处理图形区剩余的待处理结构，即所述中间结构202。由于待处理图形区20端部的待处理结构已经被去除，本步骤中可以仅针对待处理图形区20剩余的待处理结构的处理过程进行精确控制，在不影响待处理图形区20剩余的待处理结构两侧结构的前提下，实现干净去除待处理图形区20剩余的待处理结构，而不必考虑待处理图形区20两端待处理结构不易去除干净的问题。
其中，所述中间结构202，指的是所述待处理结构在待处理图形区的两个端部之间的部分。
在本实施例中，所述去除所述中间结构的流程可以包括：
参考图7和图8，其中，图7为本步骤中半导体结构的俯视图，图8为本步骤中半导体结构沿AA’的剖面图，在所述基底上形成图形化的第二掩膜层230，所述第二掩膜层230暴露所述中间结构202，覆盖所述基底的其他区域；
在本实施例中，所述第二掩膜层230可以为光刻胶层，具体的，所述光刻胶层可以为正性光刻胶，也可以为负性光刻胶，通过涂胶、曝光和显影，实现光刻胶的图形化，从而使形成的光刻胶层暴露位于所述待处理图形区内的剩余的待处理结构(即所述中间结构202)，覆盖所述基底的其他区域。
其中，为避免对待处理结构两侧结构的影响，本发明实施例所述第二掩膜层230的宽度可以小于或等于所述第一掩膜层的宽度。
参考图9，以所述第二掩膜层230为掩膜，刻蚀去除所述中间结构。
所述刻蚀工艺可以为干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀的结合，在本实施例中，采用干法刻蚀工艺进行所述中间结构的去除。具体的，所述的干法刻蚀工艺可以为等离子刻蚀工艺。
其中，在进行干法刻蚀工艺过程中，工艺参数可以包括：刻蚀气体为包括含氟气体和惰性气体的混合气体，气体流量为40sccm～80sccm。
在刻蚀完毕后，本发明实施例还进一步去除所述第二掩膜层(图中未示出)。
通过上述步骤，可以实现对所述中间结构的去除，从而完全去除器件区以外的待处理结构。
进一步的，在本实施例中，还进一步对基底的鳍部材料层进行刻蚀，以形成与目标结构的图形对应的鳍部。
参考图10，以所述目标结构203为掩膜，刻蚀所述鳍部材料层，形成鳍部211。
基于所述目标结构203的图形，本步骤可以形成与目标结构203的图形对应的鳍部211。
由于本发明实施例中，器件区以外的待处理结构已经被完全去除，剩余的待处理结构(即目标结构203)则只包括器件区以内的图形，从而使得在刻蚀形成鳍部211过程中，器件区以外的鳍部材料层会被刻蚀去除，从而使得本发明实施例形成的鳍部211不必再进行对器件区以外的鳍部的切除工艺(Fin-cut)。
对应在本步骤中，所述刻蚀工艺可以为干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀的结合，在本实施例中，采用干法刻蚀工艺进行鳍部材料层的刻蚀。具体的，所述的干法刻蚀工艺可以为等离子刻蚀工艺。
其中，在进行干法刻蚀工艺过程中，工艺参数可以包括：刻蚀气体为包括含氟气体和惰性气体的混合气体，气体流量为40sccm～80sccm。
需要说明的是，在本发明的其他实施例中，还可以以初始鳍部作为待处理结构。其中，在所述待处理结构为初始鳍部时，所述基底可以仅为衬底，对应在所述去除所述待处理图形区两端的待处理结构，以所述待处理图形区内剩余的待处理结构作为中间结构的步骤中，则去除所述待处理图形区两端的初始鳍部，以所述待处理图形区剩余的初始鳍部作为中间鳍部；对应在所述去除所述中间结构，以所述基底上剩余的待处理结构为目标结构的步骤中，则去除所述中间鳍部，以所述基底上剩余的初始鳍部为鳍部。
可以看出，本发明实施例通过分别去除图形端部的待处理结构和图形内部的待处理结构，以形成对应的目标结构，可以实现对两过程进行分别控制，一方面可以解决待处理结构的处理过程中两端不易去除干净的问题，另一方面解决了待处理结构的处理过程中待处理结构两侧的结构易受影响的问题，实现对待处理结构的处理过程的精确控制，从而避免了对应处理过程不易把控造成的结构的形貌不佳，提升了器件的性能。
在本发明的另一实施例中，还提供了一种半导体结构。参考图7和图8，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底上设置有目标结构203和中间结构202，所述基底包括待处理图形区20，所述中间结构202位于所述待处理图形区20内，所述目标结构203和中间结构202沿同一方向延伸，且所述目标结构203和中间结构202的延伸方向为所述待处理图形区20的长度方向；其中，所述中间结构202和所述目标结构203之间具有间隔。
其中，所述目标结构203和中间结构202可以为鳍部和中间鳍部，也可以为用于形成鳍部的目标掩膜层和中间掩膜层。若所述目标结构和中间结构为鳍部和中间鳍部，本发明实施例提供的结构用于在后续的工艺中去除器件区以外的中间鳍部，以去除基底上器件区以外的鳍部结构，仅保留位于器件区内的鳍部，若所述目标结构和中间结构为目标掩膜层和中间掩膜层，本发明实施例提供的结构用于在后续的工艺中去除器件区以外的中间掩膜层，保留位于器件区内的掩膜层，进而以剩余的器件区内的目标掩膜层作为掩膜，形成仅位于器件区内的鳍部。在本实施例中，以目标结构和中间结构为目标掩膜层和中间掩膜层为例进行说明。
所述目标结构203和中间结构202沿同一方向延伸，具体的，所述目标结构203和中间结构202沿同一直线延伸，所述中间结构202位于两个所述目标结构203之间。
在本实施例中，所述基底划分为器件区10和位于器件区10以外的待处理图形区20。其中，以所述目标结构203和中间结构202的延伸方向为所述待处理图形区20的长度方向Y，以所述待处理图形区20垂直于该长度方向的方向为所述待处理图形区20的宽度方向X。
所述中间结构202和所述目标结构203之间的间隔，为去除了待处理图形区20的两端的待处理结构后形成的间隙，通过形成所述中间结构202和所述目标结构203之间的间隔，以实现形成工艺中对待处理图形区20内的待处理结构的去除处理的精确控制。
本实施例中，所述基底包括衬底200和位于所述衬底上的鳍部材料层210，所述中间结构202和所述目标结构203位于所述鳍部材料层210上。
所述衬底200的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底，本领域技术人员可以根据实际需要进行选取。
所述鳍部材料层210用于为后续形成鳍部提供工艺基础，通过后续的刻蚀工艺形成鳍部。所述鳍部材料层210可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟或者上述材料中的多个材料的叠层。在一些具体的实现中，所述鳍部材料层可以为与衬底相同的材料。
其中，所述目标结构203在器件的形成工艺中会作为形成鳍部的掩膜，所述中间结构202为与所述目标结构203同时形成的过渡结构，两者对应具体材料相同，且该对应材料与所述鳍部材料层210的材料的选择刻蚀比大于或等于10，以降低其中一层结构的刻蚀工艺对另一层结构的影响。具体的，所述中间结构202和所述目标结构203的材料可以为无定型锗、氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅中的一种或多种。
具体的，所述中间结构202包括相对的第一端和第二端，所述第一端和所述第二端对应的间隔长度相同。
并且，在本实施例中，所述中间结构202为多个，各所述中间结构202的第一端和各所述中间结构202的第二端对应的间隔长度小于或等于多个待处理图形区20对应的长度的最小值的1/2。
需要说明的是，在本发明的其他实施例中，还可以以初始鳍部作为中间结构和所述目标结构。其中，在所述中间结构和所述目标结构为初始鳍部时，所述基底可以仅为衬底。
其中，所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有待处理结构，所述基底包括待处理图形区，部分所述待处理结构位于所述待处理图形区内，其中，所述待处理图形区的长度方向为所述待处理结构的延伸方向；
在沿所述待处理图形区的长度方向上，去除所述待处理图形区两端的待处理结构，以所述待处理图形区内剩余的待处理结构作为中间结构；
去除所述中间结构，以所述基底上剩余的待处理结构为目标结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除所述待处理图形区两端的待处理结构步骤具体为，去除所述待处理图形区两端的第一待处理图形区和第二待处理图形区内的待处理结构，其中，在沿所述待处理图形区的宽度方向上，所述第一待处理图形区和第二待处理图形区的宽度大于或等于所述待处理图形区的宽度。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在沿所述待处理图形区的长度方向上，所述第一待处理图形区和第二待处理图形区的长度相同。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述待处理图形区为多个，所述第一待处理图形区和所述第二待处理图形区的长度小于或等于多个待处理图形区对应的长度的最小值的1/2。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述去除所述待处理图形区两端的第一待处理图形区和第二待处理图形区的待处理结构，包括：
在所述基底上形成图形化的第一掩膜层，所述第一掩膜层暴露所述第一待处理图形区和所述第二待处理图形区，覆盖所述基底的其他区域；
以所述第一掩膜层为掩膜，刻蚀去除所述第一掩膜层暴露的待处理结构。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述第一待处理图形区和第二待处理图形区暴露的待处理结构。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除所述中间结构，包括：
在所述基底上形成图形化的第二掩膜层，所述第二掩膜层暴露位于所述中间结构，覆盖所述基底的其他区域；
以所述第二掩膜层为掩膜，刻蚀去除所述中间结构。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部材料层，所述待处理结构形成于所述鳍部材料层上。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述待处理结构和所述鳍部材料层的选择刻蚀比大于或等于10。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，采用自对准四重图形化工艺在基底上形成所述待处理结构。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，所述待处理结构的材料为无定型锗、氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅中的一种或多种。
12.如权利要求8所述的半导体结构的形成方法，其特征在于，所述去除所述中间结构之后，还包括：
以所述目标结构为掩膜，刻蚀所述鳍部材料层，形成鳍部。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底为衬底，所述待处理结构为初始鳍部。
14.如权利要求13所述的半导体结构的形成方法，其特征在于：
所述去除所述待处理图形区两端的待处理结构，以所述待处理图形区剩余的待处理结构作为中间结构具体为，去除所述待处理图形区两端的初始鳍部，以所述待处理图形区剩余的初始鳍部作为中间鳍部；
所述去除所述中间结构，以所述基底上剩余的待处理结构为目标结构具体为，去除所述中间鳍部，以所述基底上剩余的初始鳍部为鳍部。
15.一种半导体结构，其特征在于，包括：
基底，所述基底上设置有目标结构和中间结构，所述基底包括待处理图形区，所述中间结构位于所述待处理图形区内，所述目标结构和中间结构沿同一方向延伸，且所述目标结构和中间结构的延伸方向为所述待处理图形区的长度方向；
其中，所述中间结构和所述目标结构之间具有间隔。
16.如权利要求15所述的半导体结构，其特征在于，所述中间结构包括相对的第一端和第二端，所述第一端和所述第二端对应的间隔长度相同。
17.如权利要求16所述的半导体结构，其特征在于，所述中间结构为多个，各所述中间结构的第一端和各所述中间结构的第二端对应的间隔长度小于或等于多个待处理图形区对应的长度的最小值的1/2。
18.如权利要求15所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部材料层，所述中间结构和所述目标结构位于所述鳍部材料层上。
19.如权利要求18所述的半导体结构，其特征在于，所述中间结构和所述目标结构的材料为无定型锗、氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅中的一种或多种。
20.如权利要求15所述的半导体结构，其特征在于，所述基底为衬底，所述中间结构和所述目标结构为初始鳍部。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104217942A (zh) * 2013-06-04 2014-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105097432A (zh) * 2014-05-09 2015-11-25 中芯国际集成电路制造(上海)有限公司 晶圆处理方法
CN106328694A (zh) * 2015-06-30 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107492521A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法
CN107492573A (zh) * 2016-06-09 2017-12-19 格罗方德半导体公司 运用选择性移除鳍部的半导体结构的形成
CN108630606A (zh) * 2017-03-24 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427663A (zh) * 2017-08-22 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109727977A (zh) * 2017-10-30 2019-05-07 台湾积体电路制造股份有限公司 半导体结构的切割方法及由此形成的结构
CN110690285A (zh) * 2018-07-05 2020-01-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110783193A (zh) * 2018-07-31 2020-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104217942A (zh) * 2013-06-04 2014-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105097432A (zh) * 2014-05-09 2015-11-25 中芯国际集成电路制造(上海)有限公司 晶圆处理方法
CN106328694A (zh) * 2015-06-30 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107492573A (zh) * 2016-06-09 2017-12-19 格罗方德半导体公司 运用选择性移除鳍部的半导体结构的形成
CN107492521A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法
CN108630606A (zh) * 2017-03-24 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427663A (zh) * 2017-08-22 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109727977A (zh) * 2017-10-30 2019-05-07 台湾积体电路制造股份有限公司 半导体结构的切割方法及由此形成的结构
CN110690285A (zh) * 2018-07-05 2020-01-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110783193A (zh) * 2018-07-31 2020-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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