CN113391193A - 一种基于bist结构和自振荡环的电路老化测试方法 - Google Patents

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Abstract

本发明公开了一种基于BIST结构和自振荡环的电路老化测试方法，包括：1、根据静态时序分析、强相关性和扇出过滤方法选择出代表性的关键路径集；2、针对每条代表性关键路径上的“逻辑门”进行分析，将第一个门替换为同类型的且增加一个输入引脚的门，在所增加的引脚上连接旁路多选器将代表性关键路径连接成环路，并确定每个“逻辑门”的非控制引脚值，以配置为自振荡环；3、利用固定型故障测试向量生成方法生成老化测试向量，敏化关键路径；4、敏化关键路径后，禁止系统时钟，使用片外定时器设定振荡时间，同时控制自振荡环开始振荡；5、基于BIST结构设计异步计数器，并计算电路延时，评估电路老化程度。

Description

一种基于BIST结构和自振荡环的电路老化测试方法
技术领域
本发明涉及集成电路测试技术和可靠性技术，特别在超大规模集成电路的老化预测和防护方面。
背景技术
随着集成电路工艺尺寸的缩小，极大地提高了电路性能和集成度。然而，芯片在高温、高压等特殊的环境长期带负载运行，会降低芯片性能，导致芯片的老化问题日益严重，最终可能引发芯片故障。尤其在安全关键领域，自动驾驶和卫星系统等快速发展，安全可靠的芯片设计作为支撑至关重要，芯片老化问题已经成为集成电路中越来越具有挑战性的问题。
在先进工艺条件下，芯片面临的老化问题越来越严重。负偏置温度不稳定效应(NBTI)、热载流子效应(HCI)、电迁移效应(EM)和随时间变化的介电击穿效应(TDDB)等机制增加了晶体管阈值电压，降低了载流子迁移率，导致MOS管延时增加，造成芯片发生老化。其中，NBTI效应变得越来越严重，已经成为造成老化问题的主导机制，据统计，经过10年老化，NBTI效应导致芯片性能退化20％左右。同时，工作环境如温度，电压，占空比和工艺变化加剧芯片的老化过程，加快了老化引发电路故障的时间，可能造成更大的危险。关于该问题的现有解决方法主要有：基于老化传感器的在线监测和基于机器学习的老化预测两种。
基于老化传感器的监测方法，原理是在关键路径中点或者关键路径端点处插入监测器，同时在时钟上升沿之前设置一定阈值的监测窗口，如果检测到延迟到达的数据落在窗口内，则表示电路在一段时间之后延时大于时钟周期会发生时序违规，此时电路还在正常工作。监测技术均会不同程度增大面积开销和功耗开销，或者改变最初电路结构，对电路性能造成一定的影响。同时老化对电路的影响过程是缓慢进行的，在长时间的运行中才能提取到延时变化，基于监测器的方法可以粗粒度监测老化趋势，难以做到精确评估电路老化程度。
基于机器学习的方法是另一种得到广泛研究的技术。通过采集不同操作条件下参数，有效的预测芯片的老化程度，评估可能引发的故障。训练样本由工作条件参数(温度，电压，占空比，负载等等)和老化指标(延时，频率等)组成。基于机器学习的方法充满了很大的挑战，检测的操作条件参数均在动态变化，同时提取动态的条件参数值非常困难，目前在非动态条件下提取到的参数值建立的预测模型存在很大的偏差。
发明内容
本发明为了克服已有老化测试方法中硬件开销大，测试不精确，同时硬件结构影响关键路径时序的问题，提供一种基于BIST结构和自振荡环的电路老化测试方法，以期能够以较低的硬件开销精确测试电路老化程度，同时不会影响关键路径时序和电路性能，为评估电路性能和使用寿命提供准确的依据，提高老化检测的可靠性。
本发明为达到上述目的所采用的技术方案是：
本发明一种基于BIST结构和自振荡环的电路老化测试方法的特点是按如下步骤进行：
步骤1、从待测电路中选出代表性关键路径：
步骤1.1、利用静态时序分析工具对待测电路的时序进行分析，选出路径时序余量小于时钟周期的m的路径加入初始路径集N0中，m表示时序余量所占时钟周期的比例；
步骤1.2、利用强相关性过滤方法对初始路径集N0的路径进行筛选，去除门单元结构相同以及门单元数量相同或相差一个的冗余路径，从而得到筛选后的路径集N’0；
步骤1.3、利用扇出过滤方法对筛选后的路径集N’0中每条路径的所有门的扇出数之和进行排序，并将扇出数之和大于n的路径作为代表性关键路径并加入到代表性关键路径集N1中，n表示每条路径所有门的扇出之和；
步骤2、针对每条代表性关键路径上的“逻辑门”进行分析，确定每条代表性关键路径中“逻辑非门”的数量和每个“逻辑门”的非控制引脚值，以配置为自振荡环：
步骤2.1、所述代表性关键路径中的“逻辑门”分为三类，包括：“逻辑非门”，“可屏蔽逻辑门”以及“不定型逻辑门”；
所述“逻辑非门”包括“非门”、“与非门”和“或非门”；
所述“可屏蔽逻辑门”包括“与门”和“或门”；
所述“不定型逻辑门”包括“异或门”和“同或门”；
判断代表性关键路径集N1中每条关键路径上的“逻辑非门”的数量是否为奇数，若是奇数，则判断相应关键路径上是否存在“异或门”或者“同或门”，若存在，则将所有的“异或门”或者“同或门”通过非控制逻辑值转化为“传输门”；若不存在，则直接执行步骤2.2；若不是奇数，则判断相应关键路径上是否存在“异或门”或者“同或门”，若存在，则将其中一个“异或门”或者“同或门”通过非控制逻辑值配置引脚转化为“反相器”，其余“异或门”或者“同或门”通过非控制逻辑值转化为“传输门”；若不存在，则在相应关键路径首尾相连而成的振荡回路上增加一个“非门”；
步骤2.2、将每条代表性关键路径的第一个门单元替换为同类型的且增加一个输入引脚的门单元，在所增加的输入引脚处连接一个旁路多选器MUX的输出，并使得所述旁路多选器MUX的输入分别为相应关键路径的输出以及由第一个门单元类型所确定的逻辑值，从而构成自振荡环；
步骤3、利用固定型故障测试向量生成方法将每条代表性关键路径中所有门单元的旁路输入引脚的非控制逻辑值回溯到待测电路的输入，从而生成老化测试向量；
步骤4、基于BIST测试结构中的扫描链，将老化测试向量扫入每条代表性关键路径中每个门单元的非控制逻辑值所对应的输入引脚，以敏化代表性关键路径；
步骤5、通过老化测量控制模块控制片外定时器的定时时间，同时控制所述旁路多选器MUX的多选端en，以实现自振荡环的振荡模式和逻辑功能模式的切换；
步骤6、利用BIST测试结构中的多输入特征寄存器设计异步计数器，并将所述自振荡环的输出连接到所述异步计数器的时钟端；
当自振荡环每发生一个周期的振荡，所述异步计数器值加1，从而根据定时器的定时时间和异步计数器的值，计算出代表性关键路径的标准延时值与老化延时值；将标准延时值与老化延时值进行比较，以评估待测电路的老化程度。
本发明所述的基于BIST结构和自振荡环的电路老化测试方法的特点也在于，所述步骤2.2中的自振荡环的构造过程如下：
步骤2.2.1、所述第一个门单元的替换原则为：
将单输入的反相器和缓冲器，分别替换为两输入的逻辑非门和可屏蔽逻辑门；
根据两输入门的类型替换为同类型的三输入门，其中，两输入的同或门和异或门由多个门单元实现，对第一个门单元替换为同类型的且增加一个输入引脚的门单元；
同理得到：i输入门的类型替换为同类型的i+1输入门；其中，i输入的同或门和异或门由多个门单元实现，对第一个门单元替换为同类型的且增加一个输入引脚的门单元；
步骤2.2.2、所述旁路多选器的连接和输入引脚的确定过程为：
旁路多选器的输出连接所替换的门单元所增加的引脚，旁路多选器的一个输入引脚连接关键路径的输出，旁路多选器的另一个输入引脚的逻辑值根据所替换的门单元的类型来设定，若所替换后的门单元为“与门”或者“与非门”，则旁路多选器的输入引脚的逻辑值设定为“1”，若替换后的门单元为“或门”或者“或非门”，则旁路多选器的输入引脚的逻辑值设定为“0”。
所述步骤5中的工作模式切换过程如下：
当扫描触发器的输入控制信号SE＝0，旁路多选器MUX的多选端en＝0时，待测电路处于逻辑功能模式；
当输入控制信号SE＝1，多选端en＝0时，待测电路处于扫描移位模式；
当多选端en＝1时，通过禁止系统时钟，定时器开始工作，待测电路处于振荡模式；
当恢复输入控制信号SE＝0，多选端en＝0时，定时器计时完成，自振荡环停止振荡，待测电路恢复逻辑功能模式。
所述步骤6中是利用式(1)计算出标准延时值Dfresh：
Figure BDA0003133104390000041
式(1)中，
Figure BDA0003133104390000042
为所述旁路多选器MUX的初始延时值，Nfresh为异步计数器的初始采样次数，T为片外定时器模块的定时时间；
利用式(2)计算出老化延时值Daged：
Figure BDA0003133104390000043
式(2)中，Naged为异步计数器老化后的采样次数，
Figure BDA0003133104390000044
为所述旁路多选器MUX老化后的延时值，并有：
Figure BDA0003133104390000045
利用式(4)计算出电路的老化程度ΔD：
ΔD＝Daged-Dfresh (4)
与已有技术相比，本发明的有益结果体现在：
1、本发明提出的关键路径的选择算法，选择出最少的代表性的关键路径和潜在关键路径可以精确全面的测试电路老化程度；
2、本发明通过替换关键路径第一个门为同类型且增加一个输入引脚的门，并在增加的引脚处连接旁路多选器将关键路径构造为自振荡环，与以往结构相比，很大程度上降低了对关键路径时序的影响，因此对芯片的性能几乎没有影响，利用关键路径本身构建自振荡环，避免了工艺偏差对电路老化测试的干扰，使得能够准确的反映出电路的实际老化程度，具有很强的真实性；
3、本发明基于BIST测试结构构造关键路径延时测试架构，老化测量控制模块控制片外定时器提供定时时间，同时控制自振荡环振荡模式和功能模式的切换，设计的多输入特征寄存器(MISR)同时具有计数器功能，复用BIST结构极大的降低了硬件开销和功耗开销。
附图说明
图1a为路径中逻辑非门为偶数时一种解决方案图；
图1b为路径中逻辑非门为偶数时另一种解决方案图；
图2为基于BIST结构老化测试架构图；
图3为本发明老化测试结构模块图；
图4为本发明重构自振荡环模块图；
图5为MISR设计的老化特征计数器模块图。
具体实施方式
本实施例中，一种基于BIST结构和自振荡环的电路老化测试方法是按如下步骤进行：
步骤1、从待测电路中选出代表性关键路径：
步骤1.1、利用静态时序分析工具对待测电路的时序进行分析，选出路径时序余量小于时钟周期的m的路径加入初始路径集N0中，m表示时序余量所占时钟周期的比例，范围在15％～20％；
步骤1.2、利用强相关性过滤方法对初始路径集N0的路径进行筛选，去除门单元结构相同以及门单元数量相同或相差一个的冗余路径，从而得到筛选后的路径集N’0；
步骤1.3、利用扇出过滤方法对筛选后的路径集N’0中每条路径的所有门的扇出数之和进行排序，并将扇出数之和大于n的路径作为代表性关键路径并加入到代表性关键路径集N1中，n表示每条路径所有门的扇出之和，范围为5％；
待测电路中含有大量路径，不同路径老化程度也不同，潜在关键路径在一段时间后可能变成关键路径，因此选择出的代表性关键路径应该包含关键路径和潜在关键路径。从待测电路中选择出时序余量超过时钟周期20％的一个较大的初始路径集N0；N0中存在大量具有强相关性的关键路径，例如，两个关键路径具有完全相同的门类型和数量，或着相差一个门单元，因此删掉冗余的关键路径，从而得到筛选后的路径集N’0；影响电路老化的其中一个因素是门单元扇出数量，扇出越多，负载越大，则门单元受应力时间越长，越容易老化。因此对关键路径中所有门扇出数量之和排序，从中选择前10％的路径作为一组代表性的关键路径集N1；
步骤2、针对每条代表性关键路径上的“逻辑门”进行分析，确定每条代表性关键路径中“逻辑非门”的数量和每个“逻辑门”的非控制引脚值，以配置为自振荡环：
步骤2.1、代表性关键路径中的“逻辑门”分为三类，包括：“逻辑非门”，“可屏蔽逻辑门”以及“不定型逻辑门”；
“逻辑非门”包括“非门”、“与非门”和“或非门”；
“可屏蔽逻辑门”包括“与门”和“或门”；
“不定型逻辑门”包括“异或门”和“同或门”；
判断代表性关键路径集N1中每条关键路径上的“逻辑非门”的数量是否为奇数，若是奇数，则判断相应关键路径上是否存在“异或门”或者“同或门”，若存在，则将所有的“异或门”或者“同或门”通过非控制逻辑值转化为“传输门”；若不存在，则直接执行步骤2.2；若不是奇数，则判断相应关键路径上是否存在“异或门”或者“同或门”，若存在，则将其中一个“异或门”或者“同或门”通过非控制逻辑值配置引脚转化为“反相器”，其余“异或门”或者“同或门”通过非控制逻辑值转化为“传输门”；若不存在，则在相应关键路径通过旁路多选器连接的振荡回路上增加一个“非门”；
如图1a所示，关键路径中逻辑非门数量为偶数，且关键路径中有异或门，将异或门的旁路输入引脚配置为1，异或门可配置为反相器，从而构成奇数个逻辑非门；如果不存在“同或门”或“异或门”，如图1b所示，则在相应关键路径通过旁路多选器相连而成的振荡回路上增加一个非门，构成奇数个逻辑非门；
确定关键路径中每个门的非控制引脚值。逻辑非门通过配置非控制引脚值可转化为反相器，例如，与非门的一个输入引脚控制为1，输出状态与输入状态是相反状态；可屏蔽逻辑门通过非控制逻辑值配置引脚转化为传输门，例如，与门的一个输入引脚为1，则输出状态与输入状态相同；不定型逻辑门根据代表性关键路径中逻辑非门的个数选择性配置为非门或传输门，例如，若将异或门的一个输入引脚固定为1，则为反相器，若将其一个输入引脚固定为0，则成为传输门；
步骤2.2、将每条代表性关键路径的第一个门单元替换为同类型的且增加一个输入引脚的门单元，在所增加的输入引脚处连接一个旁路多选器MUX的输出，并使得所述旁路多选器MUX的输入分别为相应关键路径的输出以及由第一个门单元类型所确定的逻辑值，从而构成自振荡环；
配置完关键路径中奇数个逻辑非门后，构造自振荡环结构如图4所示，对代表性关键路径中第一个门进行分析，第一个门为两输入与非门，则替换为三输入与非门。其中，三输入与非门的一个输入引脚连接发射触发器输出Q，另一个输入引脚为其他门所连接的关键路径，在所增加的输入引脚处连接旁路多选器MUX的输出，并使得旁路多选器MUX的输入分别为相应关键路径的输出OUT以及由第一个门为与非门时所设定的逻辑值1，从而构成自振荡环；同理，如果第一个门为两输入“或非门”或者“或门”，则旁路多选器另一个输入引脚设定为0，所设定的值保证电路在逻辑功能模式下不会发生逻辑错误；
步骤3、利用固定型故障测试向量生成方法将每条代表性关键路径中所有门单元的旁路输入引脚的非控制逻辑值回溯到待测电路的输入，从而生成老化测试向量；
从确定出的关键路径中每个门的非控制引脚值出发，由此向待测电路输入端回溯，确定的输入向量即为老化测试向量，如图1a和图1b中，确定的非控制逻辑值分别为(11010)和(10010)，向电路输入端遍历，可以得到多组老化测试向量；
步骤4、利用BIST测试结构中的单扫描链，将老化测试向量扫入每条代表性关键路径中每个门单元的非控制逻辑值所对应的输入引脚，以敏化代表性关键路径；
BIST测试结构如图2所示，包括测试向量产生器(Test Pattern Generator，TPG)、控制单元(Control Unit)、扫描链(Scan Chain)和多输入特征寄存器(Multiple-InputSignature Register,MISR)。本发明的老化测试方法如图3所示，包括片外定时器模块、重构自振荡环模块、老化特征计数器模块和老化测量控制模块。
扫描链包含在本方案中的重构自振荡环模块，如图4所示。扫描触发器为扫描链基本单元，所有扫描触发器连接成一条链即为单扫描链。扫描触发器的控制信号SE＝1时，即在扫描模式下通过端口SI将老化测试向量扫描到待测电路中敏化关键路径。关键路径被敏化完成的同时禁止系统时钟，保持扫描触发器中的向量不再变化，使得构造的自振荡环可以正常振荡；
步骤5、通过老化测量控制模块控制片外定时器的定时时间，同时控制旁路多选器MUX，以实现自振荡环的振荡模式和逻辑功能模式的切换；
步骤5中老化测量控制模块控制片外定时器和旁路多选器过程如下：
老化测量控制模块为复用BIST结构中的控制单元，通过重新设计使能信号en，控制自振荡环的振荡和片外定时器模块的定时。当en＝0时，片外定时器和自振荡环不工作；当en＝1时，片外定时器开始定时，自振荡环同步振荡；当恢复到en＝0时，片外定时器计时完成，自振荡环停止振荡。
步骤5中的模式切换过程如下：
当扫描触发器的输入控制信号SE＝0，旁路多选器MUX的多选端en＝0时，待测电路处于逻辑功能模式；
当输入控制信号SE＝1，多选端en＝0时，待测电路处于扫描移位模式；
当多选端en＝1时，禁止系统时钟，定时器开始工作，待测电路处于振荡模式；
当恢复输入控制信号SE＝0，多选端en＝0时，定时器计时完成，自振荡环停止振荡，待测电路恢复逻辑功能模式。
步骤6、老化特征计数模块为复用BIST测试结构中的多输入特征寄存器设计异步计数器，并将自振荡环的输出通过多选器连接到异步计数器的时钟端，对自振荡环的振荡次数进行计数，老化特征计数模块为所有关键路径共享结构；
当自振荡环每发生一个周期的振荡，异步计数器值加1，根据定时器的定时时间和异步计数器的值，从而计算出代表性关键路径的标准延时值与老化延时值；将标准延时值与老化延时值进行比较，以评估待测电路的老化程度。
所有待测路径输出端OUT通过多选器连接到异步计数器的时钟端RO_CK，根据所选关键路径数量确定多选器控制端为M0～Mn，如图5所示。所有控制端均由图3中老化测量控制模块控制，老化测量控制模块为BIST测试方法控制器中的一部分。
异步计数器的工作模式如下：
Path_en控制MISR在响应分析和计数功能之间切换，Ck_en控制触发器时钟在系统时钟和自振荡环产生的振荡脉冲之间切换。
当Ck_en＝1，Path_en＝0时，MISR工作在响应分析的原功能状态；
当Ck_en＝0，Path_en＝1时，MISR工作在异步计数状态。
自振荡回路上产生的脉冲作为异步计数器的触发信号，延时值作为老化特征值由定时时间和振荡次数决定，由于自振荡回路每运行两次循环，计数器产生一次脉冲跳变，因此，异步计数器的值是自振荡回路运行周期的1/2。又因为所测代表性关键路径延时包括旁路多选器延时，因此由定时时间和振荡次数比值减去旁路多选器延时为关键路径延时，通过设定不同定时时间多次测试取平均值得到稳定的测试结果。在初始状态下通过所测的数据计算的延时值为标准延时值，经过长时间运行后，所计算的延时值为老化延时值，通过将上述老化延时值与标准延时值进行比较，精确评估电路的老化程度。
具体的说，是利用式(1)计算出标准延时值Dfresh：
Figure BDA0003133104390000081
式(1)中，
Figure BDA0003133104390000082
为旁路多选器MUX的初始延时值，Nfresh为异步计数器的初始采样次数，T为片外定时器模块的定时时间；
利用式(2)计算出老化延时值Daged：
Figure BDA0003133104390000083
式(2)中，Naged为异步计数器老化后的采样次数，
Figure BDA0003133104390000091
为旁路多选器MUX老化后的延时值，旁路多选器和关键路径有相同的环境，因此和关键路径有相同程度的老化，因此由式(3)计算老化的旁路多选器延时
Figure BDA0003133104390000092
Figure BDA0003133104390000093
利用式(4)计算出电路的老化程度ΔD：
ΔD＝Daged-Dfresh (4)。

Claims (4)

1.一种基于BIST结构和自振荡环的电路老化测试方法，其特征是按如下步骤进行：
步骤1、从待测电路中选出代表性关键路径：
步骤1.1、利用静态时序分析工具对待测电路的时序进行分析，选出路径时序余量小于时钟周期的m的路径加入初始路径集N0中，m表示时序余量所占时钟周期的比例；
步骤1.2、利用强相关性过滤方法对初始路径集N0的路径进行筛选，去除门单元结构相同以及门单元数量相同或相差一个的冗余路径，从而得到筛选后的路径集N’0；
步骤1.3、利用扇出过滤方法对筛选后的路径集N’0中每条路径的所有门的扇出数之和进行排序，并将扇出数之和大于n的路径作为代表性关键路径并加入到代表性关键路径集N1中，n表示每条路径所有门的扇出之和；
步骤2、针对每条代表性关键路径上的“逻辑门”进行分析，确定每条代表性关键路径中“逻辑非门”的数量和每个“逻辑门”的非控制引脚值，以配置为自振荡环：
步骤2.1、所述代表性关键路径中的“逻辑门”分为三类，包括：“逻辑非门”，“可屏蔽逻辑门”以及“不定型逻辑门”；
所述“逻辑非门”包括“非门”、“与非门”和“或非门”；
所述“可屏蔽逻辑门”包括“与门”和“或门”；
所述“不定型逻辑门”包括“异或门”和“同或门”；
判断代表性关键路径集N1中每条关键路径上的“逻辑非门”的数量是否为奇数，若是奇数，则判断相应关键路径上是否存在“异或门”或者“同或门”，若存在，则将所有的“异或门”或者“同或门”通过非控制逻辑值转化为“传输门”；若不存在，则直接执行步骤2.2；若不是奇数，则判断相应关键路径上是否存在“异或门”或者“同或门”，若存在，则将其中一个“异或门”或者“同或门”通过非控制逻辑值配置引脚转化为“反相器”，其余“异或门”或者“同或门”通过非控制逻辑值转化为“传输门”；若不存在，则在相应关键路径首尾相连而成的振荡回路上增加一个“非门”；
步骤2.2、将每条代表性关键路径的第一个门单元替换为同类型的且增加一个输入引脚的门单元，在所增加的输入引脚处连接一个旁路多选器MUX的输出，并使得所述旁路多选器MUX的输入分别为相应关键路径的输出以及由第一个门单元类型所确定的逻辑值，从而构成自振荡环；
步骤3、利用固定型故障测试向量生成方法将每条代表性关键路径中所有门单元的旁路输入引脚的非控制逻辑值回溯到待测电路的输入，从而生成老化测试向量；
步骤4、基于BIST测试结构中的扫描链，将老化测试向量扫入每条代表性关键路径中每个门单元的非控制逻辑值所对应的输入引脚，以敏化代表性关键路径；
步骤5、通过老化测量控制模块控制片外定时器的定时时间，同时控制所述旁路多选器MUX的多选端en，以实现自振荡环的振荡模式和逻辑功能模式的切换；
步骤6、利用BIST测试结构中的多输入特征寄存器设计异步计数器，并将所述自振荡环的输出连接到所述异步计数器的时钟端；
当自振荡环每发生一个周期的振荡，所述异步计数器值加1，从而根据定时器的定时时间和异步计数器的值，计算出代表性关键路径的标准延时值与老化延时值；将标准延时值与老化延时值进行比较，以评估待测电路的老化程度。
2.根据权利要求1所述的基于BIST结构和自振荡环的电路老化测试方法，其特征是，所述步骤2.2中的自振荡环的构造过程如下：
步骤2.2.1、所述第一个门单元的替换原则为：
将单输入的反相器和缓冲器，分别替换为两输入的逻辑非门和可屏蔽逻辑门；
根据两输入门的类型替换为同类型的三输入门，其中，两输入的同或门和异或门由多个门单元实现，对第一个门单元替换为同类型的且增加一个输入引脚的门单元；
同理得到：i输入门的类型替换为同类型的i+1输入门；其中，i输入的同或门和异或门由多个门单元实现，对第一个门单元替换为同类型的且增加一个输入引脚的门单元；
步骤2.2.2、所述旁路多选器的连接和输入引脚的确定过程为：
旁路多选器的输出连接所替换的门单元所增加的引脚，旁路多选器的一个输入引脚连接关键路径的输出，旁路多选器的另一个输入引脚的逻辑值根据所替换的门单元的类型来设定，若所替换后的门单元为“与门”或者“与非门”，则旁路多选器的输入引脚的逻辑值设定为“1”，若替换后的门单元为“或门”或者“或非门”，则旁路多选器的输入引脚的逻辑值设定为“0”。
3.根据权利要求2所述的基于BIST结构和自振荡环的电路老化测试方法，其特征是，所述步骤5中的工作模式切换过程如下：
当扫描触发器的输入控制信号SE＝0，旁路多选器MUX的多选端en＝0时，待测电路处于逻辑功能模式；
当输入控制信号SE＝1，多选端en＝0时，待测电路处于扫描移位模式；
当多选端en＝1时，通过禁止系统时钟，定时器开始工作，待测电路处于振荡模式；
当恢复输入控制信号SE＝0，多选端en＝0时，定时器计时完成，自振荡环停止振荡，待测电路恢复逻辑功能模式。
4.根据权利要求1所述的基于BIST结构和自振荡环的电路老化测试方法，其特征是，所述步骤6中是利用式(1)计算出标准延时值Dfresh：
Figure FDA0003133104380000031
式(1)中，
Figure FDA0003133104380000032
为所述旁路多选器MUX的初始延时值，Nfresh为异步计数器的初始采样次数，T为片外定时器模块的定时时间；
利用式(2)计算出老化延时值Daged：
Figure FDA0003133104380000033
式(2)中，Naged为异步计数器老化后的采样次数，
Figure FDA0003133104380000034
为所述旁路多选器MUX老化后的延时值，并有：
Figure FDA0003133104380000035
利用式(4)计算出电路的老化程度ΔD：
ΔD＝Daged-Dfresh (4)。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113985248A (zh) * 2021-10-26 2022-01-28 西安微电子技术研究所 一种PCIe交换电路的高温动态老炼系统和方法
CN117521588A (zh) * 2024-01-08 2024-02-06 深圳中安辰鸿技术有限公司 预防集成电路的非均匀老化的控制方法及装置和处理芯片
CN117805594A (zh) * 2024-02-29 2024-04-02 北京壁仞科技开发有限公司 工艺监测器及其芯片老化测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161885A1 (en) * 2009-09-07 2012-06-28 Nec Corporation Aging diagnostic device, aging diagnostic method
CN103116121A (zh) * 2013-01-21 2013-05-22 合肥工业大学 基于自振荡回路的电路老化测试方法
CN109581184A (zh) * 2018-11-13 2019-04-05 北京航空航天大学 一种用于集成电路老化可靠性的筛选方法及片上测量系统
CN109725248A (zh) * 2019-01-03 2019-05-07 北京航空航天大学 一种识别老化回收集成电路的片上检测系统及测试方法
CN109766233A (zh) * 2019-03-08 2019-05-17 江南大学 一种感知处理器nbti效应延时的检测电路及其方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161885A1 (en) * 2009-09-07 2012-06-28 Nec Corporation Aging diagnostic device, aging diagnostic method
CN103116121A (zh) * 2013-01-21 2013-05-22 合肥工业大学 基于自振荡回路的电路老化测试方法
CN109581184A (zh) * 2018-11-13 2019-04-05 北京航空航天大学 一种用于集成电路老化可靠性的筛选方法及片上测量系统
CN109725248A (zh) * 2019-01-03 2019-05-07 北京航空航天大学 一种识别老化回收集成电路的片上检测系统及测试方法
CN109766233A (zh) * 2019-03-08 2019-05-17 江南大学 一种感知处理器nbti效应延时的检测电路及其方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李扬;梁华国;陶志勇;: "应用输入向量约束的门替换方法缓解电路老化", 应用科学学报, no. 05 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113985248A (zh) * 2021-10-26 2022-01-28 西安微电子技术研究所 一种PCIe交换电路的高温动态老炼系统和方法
CN113985248B (zh) * 2021-10-26 2023-07-11 西安微电子技术研究所 一种PCIe交换电路的高温动态老炼系统和方法
CN117521588A (zh) * 2024-01-08 2024-02-06 深圳中安辰鸿技术有限公司 预防集成电路的非均匀老化的控制方法及装置和处理芯片
CN117521588B (zh) * 2024-01-08 2024-05-10 深圳中安辰鸿技术有限公司 预防集成电路的非均匀老化的控制方法及装置和处理芯片
CN117805594A (zh) * 2024-02-29 2024-04-02 北京壁仞科技开发有限公司 工艺监测器及其芯片老化测试方法
CN117805594B (zh) * 2024-02-29 2024-05-07 北京壁仞科技开发有限公司 工艺监测器及其芯片老化测试方法

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