CN113360424B - 基于多通路独立axi总线的rldram3控制器 - Google Patents

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Abstract

本发明提供了一种基于多通路独立AXI总线的RLDRAM3控制器，控制模块通过AXI‑LITE接口连接FPGA片上微处理器，对RLDRAM3控制器进行控制；用户访问模块提供用户访问接口，提供用户数据读写；大数据交互模块基于用户访问模块初始优先级及二级缓存中积压数据量进行实时优先级调整，从用户访问模块中取出读写指令队列内容，并根据地址内容发送至物理层模块进行数据交互；物理层模块完成复位链路初始化控制、对RLDRAM3芯片DDR模式读写总线时序编解码、地址控制总线的时序控制。本发明支持多个AXI主设备同时访问RLDRAM3芯片的功能，保证各主设备数据正确性，解决缓存一致性问题。

Description

基于多通路独立AXI总线的RLDRAM3控制器
技术领域
本发明涉及通信领域，具体地，涉及一种基于多通路独立AXI总线的RLDRAM3控制器。
背景技术
现有的RLDRAM控制器没有集成RLDRAM3物理层控制器，并且无法支持多通道的用户访问，无法实现优先级调整和缓存的一致性。
专利文献为CN101916227A的发明专利公开了一种RLDRAM SIO存储器访问控制方法和装置，对输入的读写命令进行地址解析和分开保存,并对分开保存的读写命令进行统一排序得到操作命令队列,同时将输入的数据包解析成子数据片；输出子数据片以及操作命令队列中的读写命令到RLDRAM SIO存储器。该装置包括:输入操作控制模块、缓存模块和输出操作控制模块。本发明在现有IP核基础上对读写操作的访问地址进行了优化,并且合理安排存储器的读、写命令发送顺序,使读写操作达到带宽的高效利用,大幅度提高RLDRAMSIO存储器带宽利用率。但是上述方案仅支持RLDRAM芯片，而非新一代基于DDR技术最快速率76.8Gb/s的RLDRAM3芯片；该方案基于现有RLDRAM控制器IP核完成读写操作的优化，没有集成RLDRAM3物理层控制器；该方案不支持多通道AXI总线接口、不支持缓存一致性、不支持优先级调整。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种基于多通路独立AXI总线的RLDRAM3控制器。
根据本发明提供的一种基于多通路独立AXI总线的RLDRAM3控制器，包括控制模块、用户访问模块、大数据交互模块以及物理层模块，其中：
控制模块通过AXI-LITE接口连接FPGA片上微处理器，对RLDRAM3控制器进行控制；
用户访问模块提供用户访问接口，提供用户数据读写；
大数据交互模块基于用户访问模块初始优先级及二级缓存中积压数据量进行实时优先级调整，从用户访问模块中取出读写指令队列内容，并根据地址内容发送至物理层模块进行数据交互；
物理层模块完成复位链路初始化控制、对RLDRAM3芯片DDR模式读写总线时序编解码、地址控制总线的时序控制。
优选地，物理层模块支持两个DLRAM3芯片的读写控制。
优选地，控制模块对RLDRAM3控制器的控制包括物理层模块初始化控制、物理层模块时序控制、物理层模块连接芯片配置、用户访问接口访问RLDRAM3地址空间划分控制、初始优先级控制、burst模式控制、读数据二级缓存控制，写数据二级缓存控制。
优选地，用户访问模块提供最多8通道AXI-FULL用户访问接口。
优选地，各通道配16KB读数据二级缓存RAM及读指令队列、16KB写数据缓二级缓存RAM及写指令队列。
优选地，每个通道设置有独立空间地址保护。
优选地，每个通道通过AXI总线外接设备。
优选地，用户访问模块中用户读数据时：先发查询读指令队列内容，若二级缓存内已经存在该想要地址内容则直接通过AXI-FULL读取数据，若读指令队列中无此地址空间内容，则需从SDRAM3中取出放入读数据二级缓存中，供用户读取。
优选地，用户访问模块中用户写数据时：通过AXI-FULL接口将数据直接写入二级缓存中，并更新写操作指令队列，同时更新读数据二级缓存内容和读指令队列内容。
优选地，用户访问模块采用BURST读写方式。
与现有技术相比，本发明具有如下的有益效果：
1、本发明通过采用8通道AXI-FULL模块解决了支持多个AXI主设备同时访问RLDRAM3芯片的功能。
2、本发明通过采用通道配独立空间访问技术保证各主设备数据正确性；
3、本发明通过采用独立二级缓存及指令队列快速映射技术解决缓存一致性问题。
4、本发明各通道通过智能优先级调整技术确保访问RLDRAM3的数据正确性及实时性，针对RLDRAM3新一代DRAM的控制器及其扩展应用的实现。
5、本发明采用了RLDRAM3物理层控制模块完成对最大2颗DLRAM3芯片的读写控制。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为基于多通路独立AXI总线的RLDRAM3控制器的系统示意图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
如图1所示，本发明提供了一种基于多通路独立AXI总线的RLDRAM3控制器，RLDRAM3是新一代高速DRAM,采用1.2V低压DDR技术，带宽可达76.8Gb/s；作为超高速FPGA板级缓存，但是目前支持该芯片的XILINX ULTRASCALE系列FPGA仅提供单通道FIFO接口控制器，针对复杂逻辑应用需求无法满足。本发明采用多通道独立AXI总线接口，可同时挂载一个或多个AXI_MASTER设备，各AXI通道采用独立空间保护技术及二级缓存技术完成大数据高速读写及缓存一致性的问题，优化的RLDRAM3物理层接口可对最大双片RLDRAM3同时进行访问,根据各独立通道AXI总线初始优先级及其内部二级缓存积压数据实时智能变更优先级。
进一步说明，基于多通路独立AXI总线的RLDRAM3控制器包括以下模块：
处理器主控AXI-lite模块：通过AXI-LITE接口连接FPGA片上微处理器，对RLDRAM3控制器进行控制，包括RLDRAM3物理层初始化控制、RLDRAM3物理层时序控制、RLDRAM3物理层连接芯片配置、各AXI-FULL用户访问接口访问RLDRAM3地址空间划分控制、初始优先级控制、burst模式控制、读数据二级缓存控制，写数据二级缓存控制。
8用户通道AXI-FULL用户访问模块：最大支持8通道AXI-FULL用户访问接口，可同时满足最大8个主设备同时进行数据交互，采用BURST读写方式，各通道配独立空间保护技术确保数据不会发生错乱，各通道配16KB读数据二级缓存RAM及读指令队列、16KB写数据缓二级缓存RAM及写指令队列，读写二级缓存之间可进行快速地址空间映射以解决缓存一致性问题。
用户写数据时：通过AXI-FULL接口将数据直接写入二级缓存中，并更新写操作指令队列；与此同时，为保证数据一致性，同时更新读数据二级缓存内容和读指令队列内容；
用户读数据时：先发查询读指令队列内容，如二级缓存内已经存在该想要地址内容则直接通过AXI-FULL读取数据，如读指令队列中无此地址空间内容，则需从SDRAM3中取出放入读数据二级缓存中，供用户读取。
RLDRAM3大数据交互模块：根据8组AXI-FULL用户访问模块初始优先级及二级缓存中积压数据量进行实时优先级调整，以保证数据量大且初始优先级高的用户优先访问RLDRAM3，而初始优先级低且数据量小的数据随后访问RLDRAM3。负责从各通道用户访问模块中取出读写指令队列内容，并根据其地址内容发送RLDRAM3物理层模块进行数据交互。
RLDRAM3物理层模块：完成复位链路初始化控制、对RLDRAM3芯片DDR模式读写总线时序编解码、地址控制总线的时序控制，最大支持2颗DLRAM3芯片的读写控制。
本发明是针对RLDRAM3新一代超高速DRAM的控制器实现方法，最大带宽可达76.8Gb/s；本发明采用纯FPGA硬件描述语言VERILOG代码进行编写，实时性高，不用经过MICROBLAZE的C代码控制，而由于FPGA内部逻辑采用300MHz时钟，两条控制语句间控制延迟在3.3ns；本发明完全脱离XILINX FPGA内部现成IP核，全部采用硬件描述语言VERILOG代码进行实现。本发明设有多通道优先级控制和智能优先级动态调整技术，能满足多用户同时访问，既可同时接入多个MICROLAZE软核、PCIE、SRIO等高速接口进行实时数据交护。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (6)

1.一种基于多通路独立AXI总线的RLDRAM3控制器，其特征在于，包括控制模块、用户访问模块、大数据交互模块以及物理层模块，其中：
控制模块通过AXI-LITE接口连接FPGA片上微处理器，对RLDRAM3控制器进行控制；
用户访问模块提供用户访问接口，提供用户数据读写；
大数据交互模块基于用户访问模块初始优先级及二级缓存中积压数据量进行实时优先级调整，从用户访问模块中取出读写指令队列内容，并根据地址内容发送至物理层模块进行数据交互；
物理层模块完成复位链路初始化控制、对RLDRAM3芯片DDR模式读写总线时序编解码、地址控制总线的时序控制；
用户访问模块提供最多8通道AXI-FULL用户访问接口；
各通道配16KB读数据二级缓存RAM及读指令队列、16KB写数据缓二级缓存RAM及写指令队列；
每个通道设置有独立空间地址保护；
每个通道通过AXI总线外接设备。
2.根据权利要求1所述的于多通路独立AXI总线的RLDRAM3控制器，其特征在于，物理层模块支持两个DLRAM3芯片的读写控制。
3.根据权利要求1所述的于多通路独立AXI总线的RLDRAM3控制器，其特征在于，控制模块对RLDRAM3控制器的控制包括物理层模块初始化控制、物理层模块时序控制、物理层模块连接芯片配置、用户访问接口访问RLDRAM3地址空间划分控制、初始优先级控制、burst模式控制、读数据二级缓存控制，写数据二级缓存控制。
4.根据权利要求1所述的于多通路独立AXI总线的RLDRAM3控制器，其特征在于，用户访问模块中用户读数据时：先发查询读指令队列内容，若二级缓存内已经存在用户想要的地址内容则直接通过AXI-FULL读取数据，若读指令队列中无此地址空间内容，则需从SDRAM3中取出放入读数据二级缓存中，供用户读取。
5.根据权利要求1所述的于多通路独立AXI总线的RLDRAM3控制器，其特征在于，用户访问模块中用户写数据时：通过AXI-FULL接口将数据直接写入二级缓存中，并更新写操作指令队列，同时更新读数据二级缓存内容和读指令队列内容。
6.根据权利要求1所述的于多通路独立AXI总线的RLDRAM3控制器，其特征在于，用户访问模块采用BURST读写方式。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113641603A (zh) * 2021-10-15 2021-11-12 南京芯驰半导体科技有限公司 一种基于axi协议的ddr仲裁与调度方法及系统
CN114968169B (zh) * 2022-05-17 2023-10-10 赵浩然 一种fpga控制的ddr映射多个ddr_fifo实现系统及方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107852379A (zh) * 2015-05-22 2018-03-27 格雷研究有限公司 用于现场可编程门阵列的定向二维路由器和互连网络、以及所述路由器和网络的其他电路和应用
WO2018124707A1 (ko) * 2016-12-27 2018-07-05 삼성전자 주식회사 신경망 연산을 이용한 입력 처리 방법 및 이를 위한 장치
CN108776647A (zh) * 2018-06-04 2018-11-09 中国电子科技集团公司第十四研究所 基于axi总线的多ddr控制器管理模块
CN111352869A (zh) * 2018-12-24 2020-06-30 深圳市中兴微电子技术有限公司 一种数据传输方法及装置、存储介质
US10707875B1 (en) * 2019-05-10 2020-07-07 Achronix Semiconductor Corporation Reconfigurable programmable integrated circuit with on-chip network
CN112052205A (zh) * 2020-08-31 2020-12-08 浙江双成电气有限公司 基于fpga的ddr3多端口读写存储管理方法
CN112540947A (zh) * 2020-12-04 2021-03-23 北京融智世纪节能技术服务有限公司 一种基于Zynq UltraScale+ MPSoC平台的高采样率振动分析装置
CN112559399A (zh) * 2020-11-27 2021-03-26 山东云海国创云计算装备产业创新中心有限公司 一种多axi接口的ddr控制器及其控制方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10902171B1 (en) * 2019-07-09 2021-01-26 SiFive, Inc. Clock crossing interface for integrated circuit generation

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107852379A (zh) * 2015-05-22 2018-03-27 格雷研究有限公司 用于现场可编程门阵列的定向二维路由器和互连网络、以及所述路由器和网络的其他电路和应用
WO2018124707A1 (ko) * 2016-12-27 2018-07-05 삼성전자 주식회사 신경망 연산을 이용한 입력 처리 방법 및 이를 위한 장치
CN108776647A (zh) * 2018-06-04 2018-11-09 中国电子科技集团公司第十四研究所 基于axi总线的多ddr控制器管理模块
CN111352869A (zh) * 2018-12-24 2020-06-30 深圳市中兴微电子技术有限公司 一种数据传输方法及装置、存储介质
US10707875B1 (en) * 2019-05-10 2020-07-07 Achronix Semiconductor Corporation Reconfigurable programmable integrated circuit with on-chip network
CN112052205A (zh) * 2020-08-31 2020-12-08 浙江双成电气有限公司 基于fpga的ddr3多端口读写存储管理方法
CN112559399A (zh) * 2020-11-27 2021-03-26 山东云海国创云计算装备产业创新中心有限公司 一种多axi接口的ddr控制器及其控制方法
CN112540947A (zh) * 2020-12-04 2021-03-23 北京融智世纪节能技术服务有限公司 一种基于Zynq UltraScale+ MPSoC平台的高采样率振动分析装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Aditya Narayan .etc.MOCA：Memory Object Classification and Allocation in Heterogeneous Memory Systems.《2018 IEEE International Parallel and Distributed Processing Symposium》.2018,1-10. *
EMOMA:Exact Match in One Memory Access;Salvatore Pontarelli .etc;《IEEE Transaction on Knowledge and Data Engineering》;第30卷(第11期);2120-2133 *

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