CN113359513B - 一种变流器硬件加速并行多速率电磁暂态实时仿真方法 - Google Patents

Abstract

本发明涉及电力系统仿真技术领域，公开了一种变流器硬件加速并行多速率电磁暂态实时仿真方法，包括如下步骤：步骤1建立变流器电磁暂态仿真模型，其中开关元件采用基于交叉初始化的参数化恒导纳模型建模；步骤2实现变流器电气系统与控制系统求解过程的跨平台解耦；步骤3在FPGA中分块预存变流器模型矩阵；步骤4在上位机端启动并行仿真并对下一大步长时刻下的开关状态进行预测；步骤5FPGA端解析上位机端的开关状态计算结果并与步骤4并行求解当前时刻的电气状态；步骤6上位机端读取FPGA端的电气状态求解结果并更新仿真时刻。本发明应用于变流器模型基于FPGA的硬件加速仿真场景，有效降低了控制系统多速率解耦计算过程的误差，提高了实时仿真的精度。

Description

一种变流器硬件加速并行多速率电磁暂态实时仿真方法

技术领域

本发明涉及电力系统仿真技术领域，具体的是一种变流器硬件加速并行多速率电磁暂态实时仿真方法。

背景技术

上世纪50年代以来，电力电子技术理论研究和制造工艺水平的不断提高，电力电子器件在容量和类型等方面得到了很大发展。随着大容量柔性直流输电、柔性交流输电在我国电网中的进一步应用，以及电网中微网、可再生能源的大规模接入，现代电力系统的电力电子化程度不断提高，网络中功率流动和暂态过程的分析更加复杂，传统的暂态仿真方法难以在保障准确性的前提下实现实时化模拟。特别是大量状态高频率变化的电力电子开关装置需要将仿真步长降低到微秒级才能准确地反映其暂态过程，大大增加了仿真系统的计算负担，使得传统数字电磁暂态仿真的效率在HVDC、FACTS等高密度电力电子装置的场景下难以满足实时化的仿真需求。因此需要对电磁暂态实时仿真方法做进一步研究，通过提高仿真计算效率、优化仿真系统计算性能，在保障电磁暂态仿真的计算精度和实时性能的同时进一步扩大仿真规模。为此，一方面可以通过多速率解耦计算或者平均化模型、积分算法改进等途径优化电力电子开关的建模方法，降低暂态仿真的总计算量；另一方面，通过计算机集群技术、分布式计算或GPU、FPGA等编程方式和硬件技术提升仿真系统的计算能力也是实现实时化仿真的重要途径。

变流器是高密度电力电子器件分布的现代电力系统中重要的构成部分，其仿真结果对于新型能源技术在电力系统中稳定控制与运行具有重要参考意义。变流器模型中含有大量状态高频率变化的电力电子开关，其建模和仿真方法将对仿真的整体精度和效率产生重大影响，因此受到各国学者的广泛关注。国内包括中国电科院、天津大学、上海交通大学等研究机构的科研团队在应用FPGA实现含变流器模型的小步长电磁暂态仿真方面取得了一定成果，但仍需要解决建模过程中模型精度与存储空间难以平衡、FPGA资源占用率较高、网络控制策略和系统参数的调整过程不够灵活等问题。

发明内容

为解决上述背景技术中提到的不足，本发明的目的在于提供一种变流器硬件加速并行多速率电磁暂态实时仿真方法，通过结合拉格朗日插值的改进线性插值算法显著降低了变流器模型中控制系统多速率解耦并行计算产生的时序误差，得到更接近离线仿真的实时化仿真结果；采用以上算法基于FPGA实现电磁暂态硬件加速实时化仿真计算，通过控制系统解耦将FPGA作为变流器模型的硬件加速处理器，可以降低FPGA的硬件资源消耗，有利于实现更大规模的电磁暂态仿真计算，在控制参数和控制策略调整方面更具灵活性，对实现高密度电力电子化器件网络的电磁暂态实时化仿真具有重要意义。

本发明的目的可以通过以下技术方案实现：

一种变流器硬件加速并行多速率电磁暂态实时仿真方法，所述方法包括如下步骤：

步骤1：基于EMTP理论将各类元件的特性方程差分化，建立变流器电磁暂态仿真模型，其中开关元件采用基于交叉初始化的参数化恒导纳模型建模并设定系统参数和初始状态；

步骤2：实现变流器电气状态求解与控制系统求解过程解耦，并分别于FPGA和基于CPU的上位机上以不同的求解步长实现；

步骤3：在FPGA中利用参数化恒导纳模型下系统的导纳矩阵不随开关状态改变的特点计算并分块预存变流器模型导纳矩阵及相应的逆矩阵；

步骤4：在上位机端启动控制系统解耦的变流器并行仿真求解过程，发送网络接口信息和控制系统求解结果至FPGA端，然后结合当前时刻电气状态求解结果对下一大步长时刻下的开关状态进行预测；

步骤5：FPGA端解析步骤4中接收的开关状态并以此为依据与步骤4中的控制系统计算过程并行求解当前时刻的电气状态；

步骤6：上位机端读取FPGA端的电气状态求解结果并更新仿真时刻，若未到达结束时刻则返回步骤4，否则结束仿真。

进一步的，所述步骤1中开关元件模型表示为：

式中，u_sw(t)、i_sw(t)分别为开关支路求解时刻的电压电流；u_sw(t-Δt)、i_sw(t-Δt)为支路前一时刻的电压电流；I_his(t)为等效历史电流源；α、β分别为等效电流源的电压和电流系数,当变流器模型中存在状态互斥的成对开关组时，采用交叉初始化算法可以进一步降低恒导纳模型中谐波和虚拟功率损耗带来的误差，得到更接近理想开关的仿真结果，如下式所示：

进一步的，所述变流器电气状态求解与控制系统求解过程解耦后，控制系统包含由变流器并网端读取状态量U_ac、I_ac计算功率P_ac、Q_ac开始，经过外环控制与内环控制得到变流器PWM控制信号，并以此为依据进行开关状态控制量预测以及开关状态求解的过程，CPU端采用较大仿真步长(50μs以上)进行电磁暂态仿真，FPGA端采用微秒级(≤2μs)仿真步长进行求解。

进一步的，所述FPGA中的N阶方阵采用数据分区结构划分为N个独立的RAM进行存储，FPGA中的N维列向量划分为N个独立的寄存器。

进一步的，述步骤4中的下一大步长时刻下的开关状态预测求解的过程具体为：

步骤41：接收t-ΔT到t时刻电气系统的计算结果，并计算该时刻下控制系统的输出v_mod(t)；

步骤42：基于v_mod(t)以及先前时刻t-ΔT和t-2ΔT的控制系统输出量v_mod(t-ΔT)、v_mod(t-2ΔT)对未来时刻t+ΔT和t+2ΔT的控制系统输出量v_mod(t+ΔT)、v_mod(t+2ΔT)进行预测，如下式所示：

步骤43：结合预测结果v_mod(t+ΔT)和v_mod(t+2ΔT)利用拉格朗日插值法对t+ΔT到t+2ΔT之间每个小步长时刻下控制系统的输出量进行预测，并以此为依据计算每个小步长时刻的开关状态：

式中，t_i为t+ΔT到t+2ΔT时刻之间的小步长时刻t_i＝t+nΔt,n＝0,1,…δ-1；t_λ为插值区间的终点t+2ΔT；K为已知插值点的个数；l_k(t_i)为t_i处的插值基函数；

步骤44：在t+ΔT时刻向小步长侧输出t+ΔT到t+2ΔT时刻的开关状态计算结果。

进一步的，所述步骤5中电气状态求解过程主要过程包括：

步骤51：解析来自上位机的数据包中当前时刻t到t+ΔT时刻之间各小步长时刻上的开关状态；

步骤52：结合开关状态对各支路历史电流源在t时刻的电流I_his(t)进行计算：

I_his(t)＝αG_equ_br(t-Δt)+βi_br(t-Δt)

式中，G_eq表示支路等效电导，u_br(t-Δt)和i_br(t-Δt)分别为t-Δt时刻支路两端的电压和流过支路的电流。对于电阻、电感、电容等状态固定的支路，α、β均为定值；对于开关支路，α、β的值取决于本时刻开关状态；

步骤53：根据系统电源以及各历史电流源的值计算各节点注入电流：

式中，

表示与节点i相连的所有历史电流源的电流总和，

表示与节点i相连的所有电源电流总和；

步骤54：计算并更新各节点电压、各支路电流等电气状态量：

U(t)＝Y^-1I_inj(t)；

步骤55：更新仿真时间，若未达到结束时刻则返回步骤(52)，若达到则将计算结果存储到指定地址等待上位机读取。

本发明的有益效果为：与传统直接采用对侧最后一个步长的计算结果作为本侧计算输入的多速率电磁暂态仿真方法相比，通过结合拉格朗日插值的改进线性插值算法显著降低了变流器模型中控制系统多速率解耦并行计算产生的时序误差，得到更接近离线仿真的实时化仿真结果；采用以上算法基于FPGA实现电磁暂态硬件加速实时化仿真计算，通过控制系统解耦将FPGA作为变流器模型的硬件加速处理器，可以降低FPGA的硬件资源消耗，有利于实现更大规模的电磁暂态仿真计算，在控制参数和控制策略调整方面更具灵活性，对实现高密度电力电子化器件网络的电磁暂态实时化仿真具有重要意义。

附图说明

下面结合附图对本发明作进一步的说明。

图1为本发明的方法流程示意图；

图2为本发明中变流器的电磁暂态建模方法示意图；

图3为本发明中改进线性插值算法时序示意图；

图4为FPGA加速计算流程示意图；

图5为三相桥式逆变器算例示意图；

图6为本发明仿真方法、无插值预测的多速率仿真与PSCAD仿真A相输出有功功率对比图；

图7为本发明仿真方法、无插值预测的多速率仿真与PSCAD仿真A相输出无功功率对比图；

图8为本发明仿真方法、无插值预测的多速率仿真与PSCAD仿真A相输出电流对比图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图1、图3所示，一种变流器硬件加速并行多速率电磁暂态实时仿真方法，所述方法包括如下步骤：

步骤1：基于EMTP理论将各类元件的特性方程差分化，建立变流器电磁暂态仿真模型，其中开关元件采用基于交叉初始化的参数化恒导纳模型建模并设定系统参数和初始状态；

步骤2：实现变流器电气状态求解与控制系统求解过程解耦，并分别于FPGA和基于CPU的上位机上以不同的求解步长实现；

步骤3：在FPGA中利用参数化恒导纳模型下系统的导纳矩阵不随开关状态改变的特点计算并分块预存变流器模型导纳矩阵及相应的逆矩阵；

步骤4：在上位机端启动控制系统解耦的变流器并行仿真求解过程，发送网络接口信息和控制系统求解结果至FPGA端，然后结合当前时刻电气状态求解结果对下一大步长时刻下的开关状态进行预测；

步骤5：FPGA端解析步骤4中接收的开关状态并以此为依据与步骤4中的控制系统计算过程并行求解当前时刻的电气状态；

步骤6：上位机端读取FPGA端的电气状态求解结果并更新仿真时刻，若未到达结束时刻则返回步骤4，否则结束仿真。

进一步的，所述步骤1中开关元件模型表示为：

式中，u_sw(t)、i_sw(t)分别为开关支路求解时刻的电压电流；u_sw(t-Δt)、i_sw(t-Δt)为支路前一时刻的电压电流；I_his(t)为等效历史电流源；α、β分别为等效电流源的电压和电流系数,当变流器模型中存在状态互斥的成对开关组时，采用交叉初始化算法可以进一步降低恒导纳模型中谐波和虚拟功率损耗带来的误差，得到更接近理想开关的仿真结果，如下式所示：

进一步的，所述变流器电气状态求解与控制系统求解过程解耦后，控制系统包含由变流器并网端读取状态量U_ac、I_ac计算功率P_ac、Q_ac开始，经过外环控制与内环控制得到变流器PWM控制信号，并以此为依据进行开关状态控制量预测以及开关状态求解的过程，CPU端采用较大仿真步长(50μs以上)进行电磁暂态仿真，FPGA端采用微秒级(≤2μs)仿真步长进行求解。

进一步的，所述FPGA中的N阶方阵采用数据分区结构划分为N个独立的RAM进行存储，FPGA中的N维列向量划分为N个独立的寄存器。

进一步的，述步骤4中的下一大步长时刻下的开关状态预测求解的过程具体为：

步骤41：接收t-ΔT到t时刻电气系统的计算结果，并计算该时刻下控制系统的输出v_mod(t)；

步骤42：基于v_mod(t)以及先前时刻t-ΔT和t-2ΔT的控制系统输出量v_mod(t-ΔT)、v_mod(t-2ΔT)对未来时刻t+ΔT和t+2ΔT的控制系统输出量v_mod(t+ΔT)、v_mod(t+2ΔT)进行预测，如下式所示：

步骤43：结合预测结果v_mod(t+ΔT)和v_mod(t+2ΔT)利用拉格朗日插值法对t+ΔT到t+2ΔT之间每个小步长时刻下控制系统的输出量进行预测，并以此为依据计算每个小步长时刻的开关状态：

式中，t_i为t+ΔT到t+2ΔT时刻之间的小步长时刻t_i＝t+nΔt,n＝0,1,…δ-1；t_λ为插值区间的终点t+2ΔT；K为已知插值点的个数；l_k(t_i)为t_i处的插值基函数；

步骤44：在t+ΔT时刻向小步长侧输出t+ΔT到t+2ΔT时刻的开关状态计算结果。

进一步的，所述步骤5中电气状态求解过程主要过程包括：

步骤51：解析来自上位机的数据包中当前时刻t到t+ΔT时刻之间各小步长时刻上的开关状态；

步骤52：结合开关状态对各支路历史电流源在t时刻的电流I_his(t)进行计算：

I_his(t)＝αG_equ_br(t-Δt)+βi_br(t-Δt)

式中，G_eq表示支路等效电导，u_br(t-Δt)和i_br(t-Δt)分别为t-Δt时刻支路两端的电压和流过支路的电流。对于电阻、电感、电容等状态固定的支路，α、β均为定值；对于开关支路，α、β的值取决于本时刻开关状态；

步骤53：根据系统电源以及各历史电流源的值计算各节点注入电流：

式中，

表示与节点i相连的所有历史电流源的电流总和，

表示与节点i相连的所有电源电流总和；

步骤54：计算并更新各节点电压、各支路电流等电气状态量：

U(t)＝Y^-1I_inj(t)；

步骤55：更新仿真时间，若未达到结束时刻则返回步骤(52)，若达到则将计算结果存储到指定地址等待上位机读取。

下面通过将采用改进插值预测和无插值预测的变流器仿真波形与PSCAD离线仿真波形进行对比以说明基于拉格朗日插值的改进插值预测方法的技术优势。

以三相桥式逆变系统为例实现电磁暂态多速率并行实时化仿真，设上位机端控制系统步长仿真为100μs，FPGA端仿真步长为2μs。逆变器算例示意图如图5所示，参数设置如表1所示。其建模方法如图2所示，FPGA硬件加速计算流程如图4所示。PSCAD离线仿真结果、采用改进插值预测和无插值预测的仿真波形比较如图6-8所示，其中图6为A相输出有功功率对比，图7为A相输出无功功率对比，图8为A相输出电流对比。

表1换流器模型相关参数

逆变器算例系统参数	数值
		并网侧线电压有效值Uac(V)	380
交流电压频率f(Hz)	50
		直流侧电源电压Udc(V)	1000
直流侧电容Cdc(μF)	5000
		逆变器杂散电阻Rf(Ω)	0.1
逆变器杂散电感Lf(mH)	8
		控制系统延时时间常数T0	0.02
外环控制比例系数kpP/kpQ	50
		外环控制积分系数kiP/kiQ	0.02
内环控制比例系数KpId/kpIq	5
		内环控制积分系数kiId/kiIq	10

由图4-6可以看出，无插值预测的多速率并行仿真结果相比PSCAD离线仿真得到的结果出现了一定偏差，而采用改进插值法的多速率并行仿真得到的结果与离线仿真结果基本一致，该结果证明了本文所提出改进插值算法的有效性，在基于FPGA实现硬件加速仿真的场景下，采用该算法能在保持较高的仿真精度的同时降低FPGA硬件资源消耗并提升仿真系统的整体实时性能。

在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。

Claims (4)

1.一种变流器硬件加速并行多速率电磁暂态实时仿真方法,其特征在于，所述方法包括如下步骤：

步骤1：基于EMTP理论将各类元件的特性方程差分化，建立变流器电磁暂态仿真模型，其中开关元件采用基于交叉初始化的参数化恒导纳模型建模并设定系统参数和初始状态；

步骤2：实现变流器电气状态求解与控制系统求解过程解耦，并分别于FPGA和基于CPU的上位机上以不同的求解步长实现；

步骤3：在FPGA中利用参数化恒导纳模型下系统的导纳矩阵不随开关状态改变的特点计算并分块预存变流器模型导纳矩阵及相应的逆矩阵；

步骤4：在上位机端启动控制系统解耦的变流器并行仿真求解过程，发送网络接口信息和控制系统求解结果至FPGA端，然后结合当前时刻电气状态求解结果对下一大步长时刻下的开关状态进行预测；

步骤5：FPGA端解析步骤4中接收的开关状态并以此为依据与步骤4中的控制系统计算过程并行求解当前时刻的电气状态；

步骤6：上位机端读取FPGA端的电气状态求解结果并更新仿真时刻，若未到达结束时刻则返回步骤4，否则结束仿真；

所述步骤1中开关元件模型表示为：

式中，u_sw(t)、i_sw(t)分别为开关支路求解时刻的电压电流；u_sw(t-Δt)、i_sw(t-Δt)为支路前一时刻的电压电流；I_his(t)为等效历史电流源；α、β分别为等效电流源的电压和电流系数,当变流器模型中存在状态互斥的成对开关组时，采用交叉初始化算法可以进一步降低恒导纳模型中谐波和虚拟功率损耗带来的误差，得到更接近理想开关的仿真结果，如下式所示：

所述步骤4中的下一大步长时刻下的开关状态预测求解的过程具体为：

步骤41：接收t-ΔT到t时刻电气系统的计算结果，并计算该时刻下控制系统的输出v_mod(t)；

步骤42：基于v_mod(t)以及先前时刻t-ΔT和t-2ΔT的控制系统输出量v_mod(t-ΔT)、v_mod(t-2ΔT)对未来时刻t+ΔT和t+2ΔT的控制系统输出量v_mod(t+ΔT)、v_mod(t+2ΔT)进行预测，如下式所示：

步骤43：结合预测结果v_mod(t+ΔT)和v_mod(t+2ΔT)利用拉格朗日插值法对t+ΔT到t+2ΔT之间每个小步长时刻下控制系统的输出量进行预测，并以此为依据计算每个小步长时刻的开关状态：

式中，t_i为t+ΔT到t+2ΔT时刻之间的小步长时刻t_i＝t+nΔt,n＝0,1,…δ-1；t_λ为插值区间的终点t+2ΔT；K为已知插值点的个数；l_k(t_i)为t_i处的插值基函数；

步骤44：在t+ΔT时刻向小步长侧输出t+ΔT到t+2ΔT时刻的开关状态计算结果。

2.根据权利要求1所述的一种变流器硬件加速并行多速率电磁暂态实时仿真方法，其特征在于，所述变流器电气状态求解与控制系统求解过程解耦后，控制系统包含由变流器并网端读取状态量U_ac、I_ac计算功率P_ac、Q_ac开始，经过外环控制与内环控制得到变流器PWM控制信号，并以此为依据进行开关状态控制量预测以及开关状态求解的过程，CPU端采用50μs以上仿真步长进行电磁暂态仿真，FPGA端采用≤2μ微秒级仿真步长进行求解。

3.根据权利要求1所述的一种变流器硬件加速并行多速率电磁暂态实时仿真方法，其特征在于，所述FPGA中的N阶方阵采用数据分区结构划分为N个独立的RAM进行存储，FPGA中的N维列向量划分为N个独立的寄存器。

4.根据权利要求1所述的一种变流器硬件加速并行多速率电磁暂态实时仿真方法，其特征在于，所述步骤5中电气状态求解过程主要过程包括：

步骤51：解析来自上位机的数据包中当前时刻t到t+ΔT时刻之间各小步长时刻上的开关状态；

步骤52：结合开关状态对各支路历史电流源在t时刻的电流I_his(t)进行计算：

I_his(t)＝αG_equ_br(t-Δt)+βi_br(t-Δt)

式中，G_eq表示支路等效电导，u_br(t-Δt)和i_br(t-Δt)分别为t-Δt时刻支路两端的电压和流过支路的电流；对于电阻、电感、电容状态固定的支路，α、β均为定值；对于开关支路，α、β的值取决于本时刻开关状态；

步骤53：根据系统电源以及各历史电流源的值计算各节点注入电流：

式中，

表示与节点i相连的所有历史电流源的电流总和，

表示与节点i相连的所有电源电流总和；

步骤54：计算并更新各节点电压、各支路电流电气状态量：

U(t)＝Y^-1I_inj(t)；

式中，U(t)表示t时刻系统各节点电压；

步骤55：更新仿真时间，若未达到结束时刻则返回步骤(52)，若达到则将计算结果存储到指定地址等待上位机读取。

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