CN113345488A - 存储器器件及其形成方法 - Google Patents

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吕士濂
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Abstract

一种存储器器件包括多层堆叠、多个沟道层和多个铁电层。所述多层堆叠设置在衬底上，并且包括交替堆叠的多个栅极层和多个介电层。所述多个沟道层贯穿所述多层堆叠并在侧向上彼此间隔开，其中所述多个沟道层包括第一沟道层和第二沟道层，并且所述第一沟道层的第一电子迁移率不同于所述第二沟道层的第二电子迁移率。所述多个沟道层中的每一者分别通过所述多个铁电层中的一者与所述多层堆叠间隔开。

Description

存储器器件及其形成方法
[相关申请的交叉参考]
本申请主张在2020年7月1日提出申请的序列号为63/047,243的美国临时申请的优先权权益。上述专利申请的全部内容特此并入本文供参考且成为本说明书的一部分。
技术领域
本公开涉及一种存储器器件及其形成方法。
背景技术
半导体集成电路(integrated circuit，IC)行业已经历了快速增长。IC 材料及设计的技术进步已催生出多个世代的IC，其中每一世代具有比上一世代更小且更复杂的电路。在IC演进的过程中，在几何大小(即，可使用制作工艺生成的最小组件(或线))已减小的同时，功能密度(即，每芯片面积内连器件的数目)一般来说已增大。此种按比例缩小的过程一般来说通过提高生产效率及降低相关联的成本来提供益处。
此种按比例缩小也已增大处理及制造IC的复杂性，且为实现这些进步， IC处理及制造也需要类似的发展。举例来说，已引入三维(three-dimensional， 3D)存储器器件(例如，3D或非型存储器或3D与非型存储器)来替代平面存储器器件。然而，3D存储器器件尚未在所有方面皆完全令人满意，出现了应予以解决的附加问题。
发明内容
根据本公开的一些实施例，一种存储器器件包括多层堆叠、多个沟道层和多个铁电层。所述多层堆叠设置在衬底上，并且包括交替堆叠的多个栅极层和多个介电层。所述多个沟道层贯穿所述多层堆叠并在侧向上彼此间隔开，其中所述多个沟道层包括第一沟道层和第二沟道层，并且所述第一沟道层的第一电子迁移率不同于所述第二沟道层的第二电子迁移率。所述多个沟道层中的每一者分别通过所述多个铁电层中的一者与所述多层堆叠间隔开。
根据本公开的一些实施例，一种存储器器件包括多个栅极层、第一沟道柱、第一铁电鞘、第二沟道柱和第二铁电鞘。所述多个栅极层设置在衬底上方并且彼此垂直间隔开。所述第一沟道柱贯穿所述多个栅极层。所述第一铁电鞘覆盖所述第一沟道柱的侧壁。所述第二沟道柱贯穿所述多个栅极层，其中所述第一沟道柱的第一电子迁移率小于所述第二沟道柱的第二电子迁移率。所述第二铁电鞘覆盖所述第二沟道柱的侧壁。
根据本公开的一些实施例，一种形成存储器器件的方法包括以下步骤。在衬底上方形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个第一材料层和多个第二材料层。在所述多层堆叠中形成第一沟槽以贯穿所述多层堆叠。在所述第一沟槽中形成第一铁电层和第一沟道层。在所述多层堆叠中形成第二沟槽以贯穿所述多层堆叠。在所述第二沟槽中形成第二铁电层和第二沟道层，其中所述第一沟道层和所述第二沟道层具有不同的电子迁移率。由多个栅极层替换所述多个第一材料层或所述多个第二材料层。
附图说明
结合附图阅读以下详细说明，会最佳地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A是示出根据本公开一些实施例的3D存储器器件的一部分的三维示意图。
图1B是根据本公开一些实施例的3D存储器器件的俯视图。
图1C是根据本公开一些替代实施例的3D存储器器件的俯视图。
图2到图16、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21到图24、图25A、图25B、图25C和图25D示出根据本公开一些实施例制造3D存储器器件的不同视图。
图26A是示出根据本公开一些其他实施例的3D存储器器件的一部分的三维示意图。
图26B是沿图26A的线F-F’的3D存储器器件的剖视图。
图27到图29、图30A、图30B、图31、图32、图33A、图33B、图 34A、图34B、图35A、图35B和图35C示出根据本公开一些其他实施例制造3D存储器器件的不同视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，在以下说明中将第一特征形成在第二特征上方或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向之外还囊括器件在使用或操作中的不同定向。设备可具有其他定向(旋转90 度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
根据一些实施例，提供一种存储器器件，例如三维(3D)存储器器件。在一些实施例中，3D存储器器件是包括多个垂直堆叠的存储单元的铁电场效晶体管(ferroelectricfield effect transistor，FeFET)存储器电路。在一些实施例中，每一存储单元被视为FeFET，所述FeFET包括：字线区，用作栅极电极；位线区，用作第一源极/漏极电极；及源极线区，用作第二源极/ 漏极电极；铁电材料，用作栅极介电质；及氧化物半导体(oxidesemiconductor，OS)，用作沟道区。在一些实施例中，每一存储单元被视为薄膜晶体管(thinfilm transistor，TFT)。
图1A是示出根据本公开一些实施例的3D存储器器件100的一部分的三维示意图。图1B是根据本公开一些实施例的3D存储器器件100的俯视图。图1C是根据本公开一些替代实施例的3D存储器器件100a的俯视图。
参照图1A和图1B，3D存储器器件100包括可被排列成具有多数行与多数列的阵列的多个存储单元140a、140b和140c(统称为存储单元140)。存储单元140可进一步垂直堆叠以提供三维存储阵列，从而增大器件密度。 3D存储器器件100可通过半导体管芯的工艺后段(back end ofline，BEOL) 工艺制作而成。举例来说，存储阵列可设置在半导体管芯的内连结构中，例如设置在形成在半导体衬底中和/或半导体衬底上的一个或多个有源器件(例如晶体管)上方。
在一些实施例中，3D存储器器件100是快闪存储阵列，例如或非(NOR) 快闪存储阵列或类似存储阵列。在一些实施例中，每一存储单元140的栅极电耦合到相应的字线(例如，导电线116)，每一存储单元140的漏极区电耦合到相应的位线(例如，导电线148A)，且每一存储单元140的源极区电耦合到相应的源极线(例如，导电线148B)，所述源极线将源极区电耦合到地电压。存储阵列的同一水平行中的存储单元(例如，存储单元140a、 140b或140c)可共享共用字线，而存储阵列的同一垂直列中的存储单元140 可共享共用源极线及共用位线。
3D存储器器件100可包括多个垂直堆叠的导电线116(例如，字线) 以及设置在相邻导电线116之间的介电层112。导电线116在与下伏衬底(图 1A及图1B中未明确示出)的主表面平行的方向上延伸。导电线116可具有阶梯构型，以使得下部导电线116长于上部导电线116且在侧向上延伸超过上部导电线116的端点。举例来说，在图1A中，导电线116的多个堆叠层被示出为最顶部导电线116是最短的且最底部导电线116是最长的。导电线116各自的长度可在朝向下伏衬底的方向上增大。以此种方式，可从3D存储器器件100上方触及导电线116中的每一者的一部分，且可分别向导电线116的暴露部分做出导电接触件。
3D存储器器件100还可包括交替排列的导电柱130a(例如，电连接到位线)及导电柱130b(例如，电连接到源极线)。导电柱130a及130b可各自在与导电线116垂直的方向上延伸。介电材料(例如，介电层124a、124b 及124c)设置在导电柱130a与导电柱130b之间且将相邻导电柱隔离。
成对的导电柱130a及130b与交叉的导电线116一起界定每一存储单元140的边界，且隔离柱126设置在相邻对的导电柱130a与导电柱130b 之间且将相邻对的导电柱130a与导电柱130b隔离。在一些实施例中，导电柱130b电耦合到地电压。尽管图1A和图1B示出导电柱130a相对于导电柱130b的特定放置，但应了解，在其他实施例中可交换导电柱130a与导电柱130b的放置，如在图1C的3D存储器器件100a中所示。在图1C 中，交换存储单元140b的导电柱130a与130b的放置。
在一些实施例中，3D存储器器件100也可包含作为沟道层122a、122b 及122c的氧化物半导体(OS)材料。沟道层122a、122b及122c可分别为存储单元140a、140b及140c提供沟道区。举例来说，当通过对应的导电线 116施加适当电压(例如，高于对应的存储单元140的相应阈值电压(Vth)) 时，沟道层(例如，沟道层122a、122b和/或122c)的与对应的导电线116交叉的区可使得电流能够从导电柱130a流动到导电柱130b或者从导电柱 130b流动到导电柱130a(例如，在由箭头AR指示的方向上)。
在一些实施例中，在沟道层(例如，沟道层122a、122b或122c)与导电线116及介电层112中的每一者之间设置有铁电层(例如，铁电层120a、 120b或120c)。在一些实施例中，铁电层(例如，铁电层120a、120b或120c) 可用作每一存储单元(例如，存储单元140a、140b或140c)的栅极介电质。在一些实施例中，铁电层(例如，铁电层120a、120b或120c)包含铁电材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪或类似材料。
可在两个不同的方向中的一者上将铁电层(例如，铁电层120a、120b 或120c)极化，且可通过在铁电层(例如，铁电层120a、120b或120c)两端施加适当电压差并产生适当电场来改变极化方向。极化可相对局部化(例如，一般来说局限在存储单元140的每一边界内)，且铁电层(例如，铁电层120a、120b或120c)的连续区可跨越多个存储单元140而延伸。依据铁电层(例如，铁电层120a、120b或120c)的特定区的极化方向而定，对应的存储单元140的阈值电压发生变化，且可存储数字值(例如0或1)。举例来说，当铁电层(例如，铁电层120a、120b或120c)的区具有第一电极化方向时，对应的存储单元140可具有相对低的阈值电压，且当铁电层(例如，铁电层120a、120b或120c)的区具有第二电极化方向时，对应的存储单元140可具有相对高的阈值电压。所述两个阈值电压之间的差可被称为阈值电压偏移(threshold voltage shift)。阈值电压偏移越大，则读取存储在对应的存储单元140中的数字值越容易(例如，更不易出错)。
为在此类实施例中对存储单元140执行写入操作，在铁电层(例如，铁电层120a、120b或120c)的与存储单元140对应的一部分的两端施加写入电压。在一些实施例中，例如通过向对应的导电线116(例如，字线)及对应的导电柱130a/130b(例如，位线/源极线)施加适当电压来施加写入电压。通过在铁电层(例如，铁电层120a、120b或120c)的所述部分的两端施加写入电压，可改变铁电层(例如，铁电层120a、120b或120c)的区的极化方向。因此，对应存储单元140的对应阈值电压也可从低阈值电压切换到高阈值电压或者反之，且数字值可被存储在存储单元140中。由于导电线116与导电柱130a及130b交叉，因此可选择个别存储单元140来进行写入操作。
为在此类实施例中对存储单元140执行读取操作，向对应的导电线116 (例如，字线)施加读取电压(介于低阈值电压与高阈值电压之间的电压)。依据铁电层(例如，铁电层120a、120b或120c)的对应区的极化方向而定，可导通或可不导通存储单元140。因此，可通过导电柱130b(例如，耦合到地的源极线)对导电柱130a进行放电或可不对导电柱130a进行放电，且可确定存储在存储单元140中的数字值。由于导电线116与导电柱130a及 130b交叉，因此可选择个别存储单元140来进行读取操作。
如图1B所示，图1B中的虚线框示出3D存储器器件100的第一存储单元140a、第二存储单元140b和第三存储单元140c。存储单元140a包括栅极电极(例如，对应的导电线116的一部分)、栅极介电质(例如，对应的铁电层120a的一部分)、沟道区(例如，对应的沟道层122a的一部分) 和源极/漏极柱(例如，对应的导电柱130a和130b的部分)。存储单元140b包括栅极电极(例如，对应的导电线116的一部分)、栅极介电质(例如，对应的铁电层120b的一部分)、沟道区(例如，对应的沟道层122b的一部分)和源极/漏极柱(例如，对应的导电柱130a和130b的部分)。存储单元 140c包括栅极电极(例如，对应的导电线116的一部分)、栅极介电质(例如，对应的铁电层120c的一部分)、沟道区(例如，对应的沟道层122c的一部分)和源极/漏极柱(例如，对应的导电柱130a和130b的部分)。3D 存储器器件100包括多个此类存储单元。存储单元140a、140b和140c可设置在垂直堆叠的行和列的阵列中。
在一些实施例中，沟道层122a、122b和122c彼此具有不同的载流子迁移率。因此，当存储单元140a、140b和140c被导通时，存储单元140a、 140b和140c的导通电流可彼此不同。举例来说，沟道层122b的电子迁移率可为沟道层122a的电子迁移率的约两倍，并且沟道层122c的电子迁移率可为沟道层122b的电子迁移率的约两倍(即，为沟道层122a的电子迁移率的约四倍)，使得当存储单元140a、140b和140c被导通时，存储单元140b 的导通电流可为存储单元140a的导通电流的约两倍，并且存储单元140c 的导通电流可为存储单元140b的导通电流的约两倍(即，为存储单元140a 的导通电流的约四倍)。
如果存储器器件的所有存储单元具有相同的导通电流，那么需要至少八个具有相同导通电流的存储单元来存储3位元数据(3-bit data)。由于在实施例中存储单元140a、140b和140c的导通电流彼此不同，因此仅需要具有不同导通电流的三个存储单元(即，一个存储单元140a、一个存储单元 140b和一个存储单元140c)来存储3位数据。因此，减小了存储器器件的布局面积。此外，提高了功率效率和存储能力。
图1A进一步示出在稍后的图中使用的3D存储器器件100的参考横截面。线A-A’是沿着导电线116的纵向轴线且在例如与存储单元140的电流流动方向平行的方向上。线B-B’垂直于线A-A’且延伸穿过隔离柱126。线 C-C’垂直于线A-A’且延伸穿过导电柱130a或导电柱130b。为清晰起见，后续的图参考这些参考横截面。
图2到图16、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21到图24、图25A、图25B、图25C和图25D示出根据本公开一些实施例制造3D存储器器件100的不同视图。
参照图2，提供衬底50。衬底50可以是可经掺杂(例如，掺杂有p型掺杂剂或n型掺杂剂)或未经掺杂的半导体衬底，例如块状半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底或类似衬底。衬底50 可以是集成电路管芯，例如逻辑管芯、存储器管芯、专用集成电路 (application specific integrated circuit，ASIC)管芯或类似管芯。衬底50可以是互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)管芯且可被称为阵列下CMOS(CMOS under array，CUA)。衬底 50可以是晶片，例如硅晶片。一般来说，SOI衬底是形成在绝缘体层上的半导体材料层。举例来说，绝缘体层可以是隐埋式氧化物(buried oxide，BOX)层、氧化硅层或类似层。绝缘体层设置在衬底(通常是硅衬底或玻璃衬底)上。也可使用其他衬底，例如多层式衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可由以下制成：元素半导体材料，例如晶体硅、金刚石或锗；化合物半导体材料，例如碳化硅、砷化镓、砷化铟或磷化铟；或合金半导体材料，例如硅锗、硅锗碳化物、砷镓磷化物或镓铟磷化物。
在图2中，还示出在衬底50上方形成的电路。在一些实施例中，所述电路是互补金属氧化物半导体(CMOS)集成电路。所述电路可包括位于衬底50的顶表面处的金属氧化物半导体(metal-oxide-semiconductor，MOS) 晶体管52。MOS晶体管52可分别包括形成在半导体衬底50上方的栅极结构54。在一些实施例中，栅极结构54包括栅极电极54a、栅极介电层54b 和栅极间隔件54c。栅极介电层54b可在栅极电极54a与半导体衬底50之间扩展，并且可进一步或可不进一步覆盖栅极电极54a的侧壁。栅极间隔件54c可在侧向上围绕栅极电极54a和栅极介电层54b。此外，MOS晶体管52还可包括源极/漏极区56。源极/漏极区56可形成在半导体衬底50中，并且位于栅极结构54的相对侧处。在一些实施例中，源极/漏极区56可为外延结构，并且可从半导体衬底50的表面突出。应注意，尽管MOS晶体管52被绘示为沿着半导体衬底50的表面形成导电沟道(未示出)的平面型MOS晶体管，但MOS晶体管52作为另外一种选择可为鳍式场效应晶体管(fin field effect transistor，FinFET)、纳米结构(例如，纳米片、纳米线、环绕栅极(gate-all-around)或类似物)、FETS(纳米FET)或类似物。
在一些实施例中，第一层间介电质(inter-layer dielectric，ILD)60围绕并隔离源极/漏极区56和栅极结构54，且第二ILD 62位于第一ILD 60 上方。源极/漏极接触件64可延伸穿过第二ILD 62和第一ILD 60，并且可电耦合到源极/漏极区56，并且栅极接触件66可延伸穿过第二ILD 62，并且可电耦合到栅极电极54a。内连结构70可在第二ILD 62、源极/漏极接触件64和栅极接触件66上方。举例来说，内连结构70可包括例如一个或多个堆叠的介电层72和形成在一个或多个介电层72中的导电特征74。内连结构70可电连接到栅极接触件66及源极/漏极接触件64以形成功能电路。在一些实施例中，由内连结构70形成的功能电路可包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路、类似电路或其组合。尽管图2论述形成在衬底50上方的MOS晶体管52，但其他有源器件(例如，二极管或类似器件)和/或无源器件(例如电容器、电阻器或类似器件)也可形成为功能电路的一部分。
参照图3，在包括衬底50、MOS晶体管52、第一ILD 60和第二ILD 62、源极/漏极接触件64、栅极接触件66和内连结构70的图2的结构上方形成多层堆叠(multi-layer stack)110。出于简洁及清晰的目的，后续图式中可省略图2的结构。尽管多层堆叠110被示出为接触内连结构70的介电层72，但可在衬底50与多层堆叠110之间设置任何数目的中间层。举例来说，可在衬底50与多层堆叠110之间设置包括位于绝缘层(例如，低介电常数介电层)中的导电特征的一个或多个内连层。在一些实施例中，可将导电特征图案化以为衬底50上的有源器件和/或为3D存储器器件100提供电源线、接地线和/或信号线。在一些实施例中，包括位于绝缘层(例如，低介电常数介电层)中的导电特征的一个或多个内连层可设置在多层堆叠110上方。
在图3中，多层堆叠110包括彼此交替堆叠的多个介电层112A到112C (统称为介电层112)和多个牺牲层114A到114B(统称为牺牲层114)。每个牺牲层114可夹置在下伏介电层112与上覆介电层112之间。换句话说，介电层112将牺牲层114彼此间隔开。在一些实施例中，在将参考图21到图23描述的后续步骤中将牺牲层114图案化并替换，以界定导电线116(其可充当字线)。
在一些实施例中，介电层112和牺牲层114由具有不同刻蚀选择性的不同材料制成。介电层112和牺牲层114的材料不受特别限制，只要所述材料在介电层112与牺牲层114之间呈现良好的刻蚀选择性即可，使得介电层112在后续步骤中移除牺牲层114期间可保持实质上完整，如将参照图21至图23所述。在一些实施例中，介电层112和牺牲层114的材料可包括介电材料，例如无机介电材料或有机介电材料。无机介电材料可包括：氮化物，例如氮化硅或类似物；氧化物，例如氧化硅；氮氧化物，例如氮氧化硅；磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃 (borosilicate glass，BSG)、掺硼磷硅酸盐玻璃(boron-dopedphosphosilicate glass，BPSG)或类似物、或其组合。有机介电材料可为聚合物，例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene， BCB)或类似物。在一个实施例中，介电层112由氧化物(例如，氧化硅或类似物)制成并且牺牲层114是氮化物(例如，氮化硅或类似物)。在一些实施例中，介电层112和牺牲层114可通过旋涂、层叠、化学气相沉积 (chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition， ALD)、物理气相沉积(physical vapordeposition，PVD)、等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)或类似工艺来形成。
应注意，在本文中所示的多层堆叠110是实例，并且介电层112和牺牲层114的数量可不受本公开的限制。在一些替代实施例中，可在衬底50 上方形成更多层介电层112和更多层牺牲层114。此外，尽管多层堆叠110 被示出为具有作为最顶层和最底层的介电层，但本公开不限于此。在一些替代实施例中，多层堆叠的最顶层和最底层中的至少一者是牺牲层。
图4到图8是制造根据一些实施例的3D存储器器件100的阶梯结构的中间阶段的视图。沿着图1A中所示出的线A-A’示出图4到图8。
参照图4，在多层堆叠110上方形成光刻胶PR。在一些实施例中，通过旋转涂布技术形成光刻胶PR并通过可接受的光刻技术将光刻胶PR图案化。将光刻胶PR图案化可在区80中暴露出多层堆叠110，而掩蔽多层堆叠110的其余部分。举例来说，可在区80中暴露出多层堆叠110的最顶层 (例如，介电层112C)。
参照图5，使用光刻胶PR作为掩模来刻蚀多层堆叠110的在区80中的暴露部分。刻蚀可以是任何可接受的刻蚀工艺，例如干式刻蚀(例如，反应性离子刻蚀(reactive ionetch，RIE)、中性束刻蚀(neutral beam etch， NBE)、类似刻蚀)、湿式刻蚀、类似刻蚀或其组合。刻蚀可以是各向异性的。刻蚀可移除介电层112C和牺牲层114B的在区80中的部分并界定开口 81。由于介电层112C和牺牲层114B具有不同的材料组成，因此用于移除这些层的暴露部分的刻蚀剂可不同。在一些实施例中，当刻蚀介电层112C 时牺牲层114B用作刻蚀终止层，且当刻蚀牺牲层114B时介电层112B用作刻蚀终止层。因此，可选择性地移除介电层112C的部分和牺牲层114B的部分而不移除多层堆叠110的其余层，且开口81可延伸到所期望的深度。作为另外一种选择，在开口81达到所期望的深度之后，可使用时间模式刻蚀工艺终止对开口81的刻蚀。在所得结构中，在区80中暴露出介电层112B。
参照图6，对光刻胶PR进行修整以暴露出多层堆叠110的附加部分。在一些实施例中，通过使用可接受的移除技术(例如侧向刻蚀)来对光刻胶PR进行修整。由于进行了修整，光刻胶PR的宽度减小且可暴露出多层堆叠110的在区80及区82中的部分。举例来说，可在区80中暴露出介电层112B的顶表面，且可在区82中暴露出介电层112C的顶表面。
参照图7，通过可接受的刻蚀工艺使用光刻胶PR作为掩模来移除介电层112C和112B的在区80及区82中的部分。刻蚀可以是任何可接受的刻蚀工艺，例如干式刻蚀(例如RIE、NBE、类似工艺)、湿式刻蚀、类似工艺或其组合。刻蚀可以是各向异性的。刻蚀可将开口81进一步延伸到多层堆叠110中。在一些实施例中，通过使用光刻胶PR作为掩模并且使用下伏牺牲层114B和114A作为刻蚀终止层来移除介电层112C和112B的在区82 和80中的部分。在所得结构中，牺牲层114A暴露在区80中，且牺牲层114B 暴露在区82中。此后，可通过可接受的灰化或湿剥离工艺来移除光刻胶PR。
参照图8，在多层堆叠110的阶梯结构上方沉积金属间介电质 (inter-metaldielectric，IMD)118。IMD 118可由介电材料形成且可通过任何适合的方法(例如CVD、PECVD、可流动CVD(flowable CVD，FCVD) 或类似工艺)来沉积。介电材料可包括磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、掺杂硼的磷硅酸盐玻璃 (boron-doped phospho-silicate glass，BPSG)、未经掺杂的硅酸盐玻璃(undoped silicate glass，USG)或类似材料。在一些实施例中，IMD 118可包含氧化物(例如，氧化硅或类似材料)、氮化物(例如，氮化硅或类似材料)、其组合或类似材料。可使用通过任何可接受的工艺形成的其他介电材料。IMD 118沿着牺牲层114B的侧壁和介电层112B、112C的侧壁延伸。此外，IMD 118可接触牺牲层114A到114B的顶表面。
在一些实施例中，通过在多层堆叠110上方沉积介电材料以完全填充开口81来形成IMD 118。在形成介电材料之后，可执行平坦化工艺(例如，化学机械平坦化(chemicalmechanical planarization，CMP)、回蚀、类似工艺或其组合)以从多层堆叠110的上表面移除介电材料的多余部分，从而形成IMD 118。平坦化工艺暴露出多层堆叠110，使得在平坦化工艺完成之后，多层堆叠110和IMD 118的顶表面是齐平的。
如图8所示，因此形成中间块状阶梯结构。中间阶梯结构包括牺牲层 114和介电层112的交替堆叠层。随后用导电线116替换牺牲层114，此将在图21到图23中详细描述。下部导电线116更长并且在侧向上延伸超过上部导电线116，并且每条导电线116的长度在朝向衬底50的方向上增加 (参见图1A)。出于简洁及清晰的目的，后续图式中可省略阶梯结构。
图9到图16是制造根据一些实施例的3D存储器器件100的沟道区的中间阶段的视图。以部分三维视图示出图9到图16。
参照图9，将多层堆叠110图案化以形成沟槽TH1。在一些实施例中，沟槽TH1贯穿多层堆叠110，并且沟槽TH1暴露出多层堆叠110的侧壁。换句话说，沟槽TH1暴露出介电层112的侧壁和牺牲层114的侧壁。在一些实施例中，通过使用一个或多个刻蚀工艺(例如，通过干式刻蚀(例如， RIE、NBE或类似工艺)、湿式刻蚀或类似工艺或其组合)形成沟槽TH1。刻蚀可为各向异性的。可在多层堆叠110上形成掩模图案，例如经图案化的光刻胶。然后，可通过使用掩模图案作为刻蚀掩模来执行一个或多个刻蚀工艺，以形成沟槽TH1。刻蚀工艺完成后，可通过例如灰化或剥离等合适的移除工艺来移除掩模图案(例如，经图案化的光刻胶)。
参照图9和图10，在沟槽TH1中形成铁电层120a以覆盖沟槽TH1的侧壁。在一些实施例中，通过以下方式形成铁电层120a：沉积铁电材料，所述铁电材料共形地覆盖沟槽TH1的底部和侧壁，并进一步覆盖多层堆叠 110的上表面；且然后执行各向异性刻蚀工艺以移除在沟槽TH1底部和多层堆叠110的上表面上的铁电材料。在一些实施例中，形成铁电层120a的方法包括执行合适的沉积技术，例如CVD、PECVD、金属氧化物化学气相沉积(metal oxidechemical vapordeposition，MOCVD)、ALD或类似技术。
参照图10和图11，在沟槽TH1中形成沟道层122a以覆盖铁电层120a。在一些实施例中，通过以下方式形成沟道层122a：沉积沟道材料，所述沟道材料共形地覆盖铁电层120a和沟槽TH1的底部，并且进一步覆盖多层堆叠110的上表面；且然后执行各向异性刻蚀工艺以移除在沟槽TH1底部和多层堆叠110的上表面上的沟道材料。在一些实施例中，形成沟道层122a 的方法包括执行合适的沉积技术，例如CVD、PVD、ALD、PECVD或类似技术。
参照图11和图12，形成介电层124a以填满沟槽TH1。在一些实施例中，通过沉积完全填充沟槽TH1的介电材料来形成介电层124a。在形成介电材料之后，可执行平坦化工艺(例如，化学机械平坦化(CMP)、回蚀、类似工艺或其组合)以从多层堆叠110的上表面移除介电材料的多余部分，从而形成介电层124a。在平坦化工艺之后，多层堆叠110的顶表面(例如，介电层112C)、铁电层120a、沟道层122a和介电层124a可实质上为齐平的(例如，在工艺变化内)。在一些实施例中，形成介电层124a的方法包括执行合适的沉积技术，例如CVD、PVD、ALD、PECVD或类似技术。
参照图13，进一步将多层堆叠110图案化以形成与第一沟槽TH1相邻的沟槽TH2。形成沟槽TH2的方法可与形成沟槽TH1的方法相同或类似，且因此对其不再予以赘述。
参考图13和图14，在沟槽TH2中依次形成铁电层120b、沟道层122b 和介电层124b。在一些实施例中，首先形成铁电层120b以覆盖沟槽TH2 的侧壁。接下来，在沟槽TH2中形成沟道层122b以覆盖铁电层120b。此后，形成介电层124b以填满沟槽TH2。形成铁电层120b、沟道层122b和介电层124b的方法可与形成铁电层120a、沟道层122a和介电层124a的方法相同或类似，且因此对其不再予以赘述。在形成铁电层120b、沟道层122b 和介电层124b之后，多层堆叠110的顶表面(例如，介电层112C)、铁电层120a和120b、沟道层122a和122b以及介电层124a和124b可实质上为齐平的(例如，在工艺变化内)。
参照图15，进一步将多层堆叠110图案化以形成邻近第一沟槽TH2的沟槽TH3。形成沟槽TH3的方法可与形成沟槽TH1的方法相同或类似，且因此对其不再予以赘述。
参照图15和图16，依次在沟槽TH3中形成铁电层120c、沟道层122c 和介电层124c。在一些实施例中，首先形成铁电层120c以覆盖沟槽TH3 的侧壁。接下来，在沟槽TH3中形成沟道层122c以覆盖铁电层120c。此后，形成介电层124c以填满沟槽TH3。形成铁电层120c、沟道层122c和介电层124c的方法可与形成铁电层120a、沟道层122a和介电层124a的方法相同或类似，且因此对其不再予以赘述。在形成铁电层120c、沟道层122c 和介电层124c之后，多层堆叠110的顶表面(例如，介电层112C)、铁电层120a、120b和120c、沟道层122a、122b和122c以及介电层124a、124b 和124c可实质上为齐平的(例如，在工艺变化内)。
在一些实施例中，铁电层120a、120b和120c可包含能够通过在铁电层120a两端施加适当的电压差而在两个不同的极化方向之间切换的材料。举例来说，铁电层120a、120b和120c可包含高介电常数介电材料，例如铪 (Hf)系介电材料或类似物。在一些实施例中，铁电层120a、120b和120c 包含氧化铪、氧化铪锆、掺硅氧化铪或类似物。在一些实施例中，铁电层 120a、120b和120c可包含氧化钡钛(BaTiO3)、氧化铅钛(PbTiO3)、氧化铅锆(PbZrO3)、氧化锂铌(LiNbO3)、氧化钠铌(NaNbO3)、氧化钾铌 (KNbO3)、氧化钾钽(KTaO3)、氧化铋钪(BiScO3)、氧化铋铁(BiFeO3)、氧化铪铒(Hf1-xErxO)、氧化铪镧(Hf1-xLaxO)、氧化铪钇(Hf1- xYxO)、氧化铪钆(Hf1-xGdxO)、氧化铪铝(Hf1-xAlxO)、氧化铪锆(Hf1-xZrxO，HZO)、氧化铪钛(Hf1-xTixO)、氧化铪钽(Hf1-xTaxO)或类似材料。在一些实施例中，铁电层120a、120b和120c的材料可彼此相同或类似。
在一些实施例中，沟道层122a、122b和122c的材料包括氧化物半导体(OS)，例如氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO， IGZO)、氧化铟锌(InZnO)、氧化铟锡(indium tin oxide，ITO)、其组合或类似材料。在一些实施例中，沟道层122a、122b和122c包含多晶硅(Poly-Si)、非晶硅(a-Si)或类似材料。在一些实施例中，沟道层122a、122b和122c 的材料可彼此类似或不同，并且沟道层122a、122b和122c的材料彼此具有不同的电子迁移率。由于存在不同的电子迁移率，当经由导电线116(参见图1A)施加适当的电压(例如，高于存储单元140的阈值电压(Vth)时，沟道层122a、122b和122c可允许具有不同值的电流在导电柱130a与130b 之间流动。换句话说，在沟道层122a、122b和122c中流动的电流可能彼此不同。在一些实施例中，沟道层122b的材料被选择为具有为沟道层122a 的电子迁移率的约两倍的电子迁移率，并且沟道层122c的材料被选择为具有为沟道层122b的电子迁移率的约两倍(即，为沟道层122a的电子迁移率的约四倍)的电子迁移率，使得在沟道层122b中流动的电流为在沟道层 122a中流动的电流的约两倍，并且在沟道层122c中流动的电流为在沟道层 122b中流动的电流的约两倍(即，为在沟道层122a中流动的电流的约四倍)。举例来说，在一个实施例中，沟道层122a包含氧化铟镓锌(InGaZnO， IGZO)，其具有介于约10cm2/Vs到约20cm2/Vs范围内的电子迁移率；沟道层122b包含富铟IGZO或掺镁IGZO，其具有介于约20cm2/Vs到约40 cm2/Vs范围内的电子迁移率；且沟道层122c包含c轴配向晶体(c-axisaligned crystalline，CAAC)IGZO，其具有介于约40cm2/Vs到约80cm2/Vs 范围内的电子迁移率。应注意，如果沟道层122a包含IGZO，并且沟道层 122b包含富铟IGZO，那么沟道层122b中铟相对于其他组合物的比率大于沟道层122a中铟相对于其他组合物的比率。
在一些实施例中，介电层124a、124b和124c的材料包括氧化硅、氮化硅、氮氧化硅或类似物。在一些实施例中，介电层124a、124b、124c的材料可彼此相同或类似。
如图16所示，沟槽TH1、TH2、TH3延伸穿过块状多层堆叠110，并且相应地界定条形牺牲层114和条形介电层112。此外，沟槽TH1、TH2、 TH3延伸穿过块状阶梯结构，并且相应地界定条形阶梯结构。
尽管在图16中绘示了三个沟槽(即，第一沟槽TH1、第二沟槽TH2 和第三沟槽TH3)，但可形成三个以上彼此在侧向上间隔开的沟槽。举例来说，可在多层堆叠110中形成多个第一沟槽TH1，且然后可在所述多个第一沟槽TH1中形成铁电层120a、沟道层122a和介电层124a。接下来，可在多层堆叠110中形成多个第二沟槽TH2，且然后在所述多个第二沟槽TH2中形成铁电层120b、沟道层122b和介电层124b。此后，可在多层堆叠110 中形成多个第三沟槽TH3，且然后在所述多个第三沟槽TH3中形成铁电层 120c、沟道层122c和介电层124c。第一沟槽TH1、第二沟槽TH2和第三沟槽TH3可依次排列或者可交替排列。
图17A、图17B、图18A、图18B、图19A、图19B、图20A和图20B 是制造根据一些实施例的3D存储器器件100的导电柱130a和130b(例如，源极/漏极柱)的中间阶段的视图。以部分三维视图示出图17A、图18A、图19A和图20A。沿着图1A中所示的线B-B’示出图17B和图18B。沿着图1A中所示的线C-C’示出图19B和图20B。
参照图17A和图17B，通过光刻和刻蚀的组合来图案化沟道层122a、 122b、122c和介电层124a、124b、124c，以形成开口125。在一些实施例中，开口125贯穿沟道层122a、122b、122c和介电层124a、124b、124c，并且开口125可设置在铁电层(例如，铁电层120a、120b或120c)的相对侧壁之间，使得沟道层122a、122b、122c和介电层124a、124b、124c分别被开口125切割成多个区段。在一些实施例中，在垂直于沟道层(例如，沟道层122a、122b、122c)和介电层(例如，介电层124a、124b、124c) 的侧壁的方向上，延伸穿过沟道层122a和介电层124a的一个开口125与延伸穿过沟道层122b和介电层124b的对应的开口125对齐，并且与延伸穿过沟道层122c和介电层124c的对应的开口125对齐。然而，在一些替代实施例中，延伸穿过沟道层122a和介电层124a的开口125不与延伸穿过沟道层122b和介电层124b的开口125对齐，并且不与延伸穿过沟道层122c和介电层124c的开口125对齐。
参照图18A和图18B，在开口125中形成隔离柱126。在一些实施例中，在多层堆叠110上方沉积隔离材料以填充到开口125中。隔离材料可包括例如氧化硅、氮化硅、氮氧化硅或类似材料，所述材料可通过CVD、 PVD、ALD、PECVD或类似工艺沉积。隔离材料可沿着开口125的侧壁和底表面延伸，并且进一步沿着多层堆叠110的上表面延伸。在形成隔离材料之后，可执行平坦化工艺(例如，CMP、回蚀、类似工艺或其组合)以从多层堆叠110的上表面移除隔离材料的多余部分，从而形成隔离柱126。在平坦化工艺之后，多层堆叠110的顶表面(例如，介电层112C)、铁电层 120a、120b和120c、沟道层122a、122b和122c、介电层124a、124b和124c 以及隔离柱126可实质上为齐平的(例如，在工艺变化内)。
在一些实施例中，隔离柱126可被称为单元隔离。隔离柱126可设置在相邻的存储单元140之间并将其隔离(参见图1B)。隔离柱126可将沟道层122a、122b、122c分成多个沟道区段，并且可将介电层124a、124b、 124c分别分成多个介电区段。换句话说，沟道层122a、122b、122c的沟道区段通过隔离柱126彼此间隔开，并且介电层124a、124b、124c的介电区段也通过隔离柱126彼此间隔开。
参照图19A和图19B，通过光刻和刻蚀的组合来图案化介电层124a、 124b、124c，以形成多对开口129。在一些实施例中，开口129贯穿介电层 124a、124b、124c。每对开口129可分别设置在相邻的隔离柱126之间。开口129可设置在沟道层(例如，沟道层122a、122b或122c)的相对侧壁之间，并且开口129可暴露出沟道层(例如，沟道层122a、122b或122c)的侧壁。在一些实施例中，在垂直于沟道层(例如，沟道层122a、122b、122c) 和介电层(例如，介电层124a、124b、124c)的侧壁的方向上，延伸穿过介电层124a的一个开口129与延伸穿过介电层124b的对应的开口129对齐，并且与延伸穿过介电层124c的对应的开口129对齐。然而，在一些替代实施例中，延伸穿过介电层124a的开口129不与延伸穿过介电层124b 的开口129对齐，并且不与延伸穿过介电层124c的开口129对齐。
参照图20A和图20B，在所述多对开口129中分别形成多对导电柱130a 和130b(例如，源极/漏极柱)。在一些实施例中，导电柱130a和130b可贯穿介电层124a、124b、124c。每对导电柱130a和130b分别设置在相邻的隔离柱126之间，并且导电柱130a通过介电层(例如，介电层124a、124b 或124c)与导电柱130b分开。在一些实施例中，导电柱130a和130b的侧壁实质上与介电层124a、124b、124c的侧壁对齐。在一些替代实施例中，导电柱130a和130b可从介电层124a、124b、124c的侧壁突出，并且在侧向上突出到相邻的沟道层122a、122b、122c中。在一些实施例中，通过在多层堆叠110上方沉积导电材料以填充到开口129中来形成导电柱130a和130b。导电材料可包括例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合或类似材料，所述材料可通过CVD、PVD、ALD、PECVD或类似工艺沉积。导电材料可沿着开口129的侧壁和底表面延伸，并且进一步沿着多层堆叠110的上表面延伸。在形成导电材料之后，可执行平坦化工艺 (例如，CMP、回蚀、类似工艺或其组合)以从多层堆叠110的上表面移除导电材料的多余部分，从而形成导电柱130a和130b。在平坦化工艺之后，多层堆叠110的顶表面(例如，介电层112C)、铁电层120a、120b和120c、沟道层122a、122b和122c、介电层124a、124b和124c、隔离柱126以及导电柱130a和130b可实质上为齐平的(例如，在工艺变化内)。
在一些实施例中，导电柱130a和130b沿着垂直于导电线116的方向延伸，使得存储器器件100的个别单元可被选择用于读取和写入操作。在一些实施例中，导电柱130a(例如，漏极柱)对应于并电连接到存储器器件100中的位线，且导电柱130b(例如，源极柱)对应于并电连接到存储器器件100中的源极线。在一些实施例中，由于沟道层122a、122b、122c 可能不会在下伏衬底(例如，图2或图3中的衬底50)的顶表面上侧向跨越，因此可防止每个存储单元140中的每对导电柱130a和130b通过下伏路径彼此电连接，所述下伏路径可能几乎不受施加到栅极层(即，图1A中的导电线116)的栅极电压的控制。
应注意，尽管导电柱130a和130b如图所示通过介电层124a、124b、 124c与隔离柱126间隔开。然而，在一些替代实施例中，导电柱130a和130b 可与隔离柱126接触。
图21到图24是制造根据一些实施例的3D存储器器件100的存储区的中间阶段的视图。以部分三维视图示出图21到图24。
参照图21，进一步图案化多层堆叠110以形成沟槽TH4。在一些实施例中，沟槽TH4贯穿多层堆叠110，并且沟槽TH4可分别位于第一沟槽TH1、第二沟槽TH2和第三沟槽TH3中的相邻沟槽之间。在一些实施例中，沟槽 TH4暴露出多层堆叠110的侧壁。换句话说，沟槽TH4暴露出介电层112 的侧壁和牺牲层114的侧壁。在一些实施例中，通过使用一个或多个刻蚀工艺(例如，通过干式刻蚀(例如，RIE、NBE或类似工艺)、湿式刻蚀或类似工艺或其组合)形成沟槽TH4。刻蚀可为各向异性的。可在多层堆叠 110上形成掩模图案，例如经图案化的光刻胶。然后，可通过使用掩模图案作为刻蚀掩模来执行一个或多个刻蚀工艺，以形成沟槽TH4。刻蚀工艺完成后，可通过例如灰化或剥离等合适的移除工艺来移除掩模图案(例如，经图案化的光刻胶)。
参照图22和图23，在形成沟槽TH4以暴露出牺牲层114的侧壁之后，用导电材料替换牺牲层114以界定导电线116(参见图23)。导电线116可对应于3D存储器器件100中的字线，并且导电线116可进一步为3D存储器器件100的所得存储单元提供栅极电极。同一水平高度处的导电线116 可统称为导电层(栅极层)。
如图22所示，移除牺牲层114。通过移除牺牲层114，暴露出介电层 112和铁电层120a、120b和120c的先前与牺牲层114接触的表面。在一些实施例中，通过各向同性刻蚀工艺移除牺牲层114。由于介电层112和铁电层120a、120b和120c可相对于牺牲层114具有足够的刻蚀选择性，因此可在此种各向同性刻蚀工艺期间选择性地移除牺牲层114。此后，如图23所示，将导电线116填充到两个相邻介电层112之间的空间中。在一些实施例中，导电线116形成在先前由牺牲层114占据的空间中。换句话说，先前存在的牺牲层114被导电线(或栅极层)116替换。在一些实施例中，介电层112的侧壁实质上与导电线116的侧壁对齐。
在一些实施例中，在导电线116与介电层112之间形成阻挡层(未示出)。阻挡层可防止导电线扩散到相邻的介电层112。阻挡层还可提供增加导电线116与相邻介电层112之间的粘合力的功能，并且在一些实例中可被称为胶层。在一些实施例中，阻挡层由例如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪或类似物等金属氮化物形成。在一些实施例中，导电线116 可由例如钨、钌、钼、钴、铝、镍、铜、银、金、其合金或类似物等金属形成。阻挡层和导电线116可各自通过例如CVD、PVD、ALD、PECVD 或类似工艺等可接受的沉积工艺形成。阻挡层和导电线116可进一步沉积在多层堆叠110a的侧壁上，并填充在沟槽TH4中。此后，通过回蚀工艺移除沟槽TH4中的阻挡层和导电线116。可执行可接受的回蚀工艺，以从介电层112的侧壁和沟槽TH4的底部移除多余的材料。可接受的回蚀工艺包括各向异性刻蚀工艺。在一些实施例中，在回蚀工艺之后，介电层112的侧壁实质上与导电线116的侧壁共面。在一些实施例中，介电层112和导电线116构成多层堆叠110a。
参照图24，在用导电线116替换牺牲层114之后，在沟槽TH4中形成介电隔离132。在一些实施例中，介电隔离132可被称为栅极隔离。介电隔离132可设置在相邻存储单元140的栅极电极之间，并且隔离相邻存储单元140的栅极电极(参见图1B)。在一些实施例中，介电隔离132贯穿多层堆叠110a并在存储单元140的相邻列之间延伸，以将多层堆叠110a分成多个多层堆叠(例如，多层堆叠110a1、110a2、110a3)。也就是说，所述多个多层堆叠(例如，多层堆叠110a1、110a2、110a3)分别通过介电隔离 132彼此在侧向上间隔开。所述多个多层堆叠(例如，多层堆叠110a1、110a2、 110a3)中的每一者包括一些介电层112和一些导电线116。在一些实施例中，铁电层120a、沟道层122a和介电层124a嵌入在多层堆叠110a1中，铁电层120b、沟道层122b和介电层124b嵌入在多层堆叠110a2中，并且铁电层120c、沟道层122c和介电层124c嵌入在多层堆叠110a3中。
在一些实施例中，介电隔离132通过沉积完全填充沟槽TH4的介电材料来形成。在形成介电材料之后，可执行平坦化工艺(例如，化学机械平坦化(CMP)、回蚀、类似工艺或其组合)以从多层堆叠110a的上表面移除介电材料的多余部分，从而形成介电隔离132。在平坦化工艺之后，多层堆叠110a的顶表面(例如，介电层112C)、铁电层120a、120b和120c、沟道层122a、122b和122c、介电层124a、124b和124c、隔离柱126、导电柱130a和130b以及介电隔离132可实质上为齐平的(例如，在工艺变化内)。在一些实施例中，介电隔离132的材料包括氧化硅、氮化硅、氮氧化硅或类似物。在一些实施例中，形成介电隔离132的方法包括执行例如 CVD、PVD、ALD、PECVD或类似技术等合适的沉积技术。
在一些实施例中，在形成导电线116和介电隔离132之前形成隔离柱 126和导电柱130a和130b。然而，在一些替代实施例中，在形成导电线116 和介电隔离132之后形成隔离柱126和导电柱130a和130b。在这些情况下，在沟槽TH3中形成铁电层120c、沟道层122c和介电层124c之后，首先形成第四沟槽TH4。然后，用导电线116替换牺牲层114，并且用隔离柱126 填充第四沟槽TH4。此后，在沟道层122a、122b、122c和介电层124a、124b、 124c中形成隔离柱126，并且在介电层124a、124b、124c中形成导电柱130a 和130b。
参照图25A、图25B、图25C和图25D，在多层堆叠110a(例如，介电层112C)、铁电层120a、120b、120c、沟道层122a、122b、122c、介电层124a、124b、124c、导电柱130a、130b和IMD118的顶表面上形成IMD 134。在导电柱130a、导电柱130b和导电线116上分别制成导电接触件142a、 142b和144。图25A示出3D存储器器件100的立体图。图25B示出装置沿着图1A的线C-C’的剖视图。图25C示出沿着图25A的线D-D’的剖视图。图25D示出装置沿着图1A的线A-A’的剖视图。
IMD 134可由介电材料形成，且可通过任何适合的方法(例如CVD、 PECVD、可流动CVD(FCVD)或类似工艺)来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未经掺杂的硅酸盐玻璃(USG)或类似材料。在一些实施例中，IMD 134 可包含氧化物(例如，氧化硅或类似材料)、氮化物(例如，氮化硅或类似材料)、其组合或类似材料。可使用通过任何可接受的工艺形成的其他介电材料。此后，对IMD 134应用移除工艺以移除多层堆叠110a上方的多余介电材料。在一些实施例中，移除工艺可以是平坦化工艺，例如化学机械抛光(chemical mechanical polish，CMP)、回蚀工艺、其组合或类似工艺。
在一些实施例中，导电线116的阶梯形状可在导电线116中的每一者上提供导电接触件144着落在上面的表面。在一些实施例中，形成接触件 144可包括例如使用光刻与刻蚀的组合在IMD 134及IMD 118中图案化出开口以暴露出导电线116的部分。在开口中形成例如扩散阻挡层、粘合层或类似层等衬层(未示出)及导电材料。衬层可包含钛、氮化钛、钽、氮化钽或类似材料。导电材料可包括铜、铜合金、银、金、钨、钴、铝、镍或类似材料。可执行平坦化工艺(例如CMP)以从IMD 134的表面移除多余材料。剩余的衬层及导电材料在开口中形成导电接触件144。
还如图25A的立体图所示，也可分别在导电柱130a及导电柱130b上制成导电接触件142a及142b。导电接触件142a、142b及144可分别电连接到导电线148A、148B及148C，此会将存储器器件连接到下伏/上覆的电路系统(例如，控制电路系统)和/或半导体管芯中的信号线、电源线及接地线。举例来说，如图25D中所示，导电接触件144可延伸穿过IMD 118 及IMD 134以将导电线148C电连接到导电线116及衬底的下伏有源器件。其他导电接触件或导通孔可被形成为穿过IMD 134以将导电线148A及 148B分别电连接到衬底的下伏有源器件。在替代实施例中，除内连结构70 (图2和图3中所示)之外或代替内连结构70，还可通过形成在存储器器件100上方的内连结构提供往来于存储阵列的布线和/或电源线。因此，可完成根据本公开一些实施例的3D存储器器件100。
如图25A和图25B所示，导电线148A(其可充当位线)中的每一者经由对应的导电接触件142a连接到一个存储单元140a的导电柱130a、一个存储单元140b的导电柱130a和一个存储单元140c的导电柱130a。在一些实施例中，具有1x导通电流的一个存储单元140a、具有2x导通电流的一个存储单元140b和具有4x导通电流的一个存储单元140c构成3位元存储单元，其中2x导通电流约为1x导通电流的两倍，并且4x导通电流约为2x 导通电流的两倍。当执行读取操作时，将读取电压(低阈值电压与高阈值电压之间的电压)施加到对应的字线，并且对来自存储单元140a、存储单元140b和存储单元140c的电流进行求和以确定存储在3位存储单元中的数字值。举例来说，如果第一位“0”、第二位“0”和第三位“0”(即，3位元数字值“000”)分别存储在存储单元140a、存储单元140b和存储单元140c 中，那么来自存储单元140a、存储单元140b和存储单元140c的总电流约为零；如果第一位“1”、第二位“0”和第三位“0”(即，3位元数字值“100”) 分别存储在存储单元140a、存储单元140b和存储单元140c中，那么来自存储单元140a、存储单元140b和存储单元140c的总电流约为1x导通电流；如果第一位“0”、第二位“1”和第三位“0”(即，3位元数字值“010”)分别存储在存储单元140a、存储单元140b和存储单元140c中，那么来自存储单元140a、存储单元140b和存储单元140c的总电流约为2x导通电流；如果第一位“1”、第二位“1”和第三位“0”(即，3位元数字值“110”)分别存储在存储单元140a、存储单元140b和存储单元140c中，那么来自存储单元140a、存储单元140b和存储单元140c的总电流约为3x导通电流；如果第一位“0”、第二位“0”和第三位“1”(即，3位元数字值“001”)分别存储在存储单元140a、存储单元140b和存储单元140c中，那么来自存储单元140a、存储单元140b 和存储单元140c的总电流约为4x导通电流；如果第一位“1”、第二位“0”和第三位“1”(即，3位元数字值“101”)分别存储在存储单元140a、存储单元140b和存储单元140c中，那么来自存储单元140a、存储单元140b和存储单元140c的总电流约为5x导通电流；如果第一位“0”、第二位“1”和第三位“1”(即，3位元数字值“011”)分别存储在存储单元140a、存储单元140b 和存储单元140c中，那么来自存储单元140a、存储单元140b和存储单元 140c的总电流约为6x导通电流；如果第一位“1”、第二位“1”和第三位“1”(即，3位元数字值“111”)分别存储在存储单元140a、存储单元140b和存储单元140c中，那么来自存储单元140a、存储单元140b和存储单元140c 的总电流约为7x导通电流。由于存储单元140a、140b和140c的导通电流彼此不同，因此仅需要三个具有不同导通电流的存储单元来存储3位元数据。
图26A是示出根据本公开一些其他实施例的3D存储器器件200的一部分的三维示意图。图26B是沿图26A的线F-F’的3D存储器器件200的剖视图。
参照图26A和图26B，3D存储器器件200包括可被排列成行与列的栅格的多个存储单元240a、240b和240c(统称为存储单元240)。存储单元 240可进一步垂直堆叠以提供三维存储阵列，从而增大器件密度。3D存储器器件200可通过半导体管芯的工艺后段(BEOL)工艺制作而成。举例来说，存储阵列可设置在半导体管芯的内连层中，例如设置在形成在半导体衬底上的一个或多个有源器件(例如晶体管)上方。
在一些实施例中，3D存储器器件200是快闪存储阵列，例如与非 (NAND)快闪存储阵列或类似存储阵列。存储阵列的同一垂直列中的多个存储单元(例如，240a、240b或240c)串联连接。3D存储器器件200还可包括第一选择晶体管241A和第二选择晶体管241B。第一选择晶体管241A 中的每一者可分别设置在最顶部的存储单元240上方，且第二选择晶体管241B中的每一者可分别设置在最底部的存储单元240下方。第一选择晶体管241A、第二选择晶体管241B和第一选择晶体管241A与第二选择晶体管 241B之间的存储单元(例如，240a、240b或240c)串联连接并构成与非 (NAND)串MS。
在一些实施例中，每一存储单元240的控制栅极电耦合到相应的字线 (例如，导电线216B或216C)，每一选择晶体管241A的选择栅极电耦合到相应的选择线(例如，导电线216D)，并且每一选择晶体管241B的选择栅极电耦合到相应的选择线(例如，导电线216A)。当选择晶体管241A被导通时，每一与非串MS的漏极端子电耦合到相应的位线(例如，导电线248A)。当选择晶体管241B被导通时，每一与非串MS的源极端子电耦合到共用源极(例如，导电层248B)，所述共用源极电耦合到地。存储阵列的同一水平行中的存储单元(例如，存储单元240a、240b或240c)可共享共用字线(例如，导电线216B或216C)，而存储阵列的同一垂直列中的存储单元(例如，存储单元240a、240b或240c)可共享共用位线(例如，导电线248A)。此外，所有存储单元240可共享共用源极(例如，导电层248B)。
3D存储器器件200可包括多个垂直堆叠的导电线216A、216B、216C 和216D(统称为导电线216)，其中介电层212A、212B、212C、212D和 212E(统称为介电层212)设置在相邻导电线216之间。导电线216可在平行于下伏衬底(在图26A和图26B中未明确示出)的主表面的方向上延伸。导电线216可具有阶梯构型，以使得下部导电线216长于上部导电线216 且在侧向上延伸超过上部导电线216的端点。举例来说，在图26A中，导电线216的多个堆叠层被示出为最顶部导电线216是最短的且最底部导电线216是最长的。导电线216各自的长度可在朝向下伏衬底的方向上增大。以此种方式，可从3D存储器器件200上方触及导电线216中的每一者的一部分，且可分别向导电线216的暴露部分形成导电接触件。
在一些实施例中，3D存储器器件200也可包括作为沟道层(或沟道柱) 222a、222b及222c的氧化物半导体(OS)材料。沟道层(或沟道柱)222a、 222b及222c可分别为存储单元240a、240b及240c提供沟道区。在一些实施例中，铁电层(或铁电鞘)(例如，铁电层(或铁电鞘)220a、220b或 220c)设置在沟道层(例如，沟道层(或沟道柱)222a、222b或222c)与导电线216和介电层212中的每一者之间。每一铁电层(或铁电鞘)220a 可围绕并覆盖对应的沟道层(或沟道柱)222a的侧壁。每一铁电层(或铁电鞘)220b可覆盖对应的沟道层(或沟道柱)222b的侧壁。每一铁电层(或铁电鞘)220c可覆盖对应的沟道层(或沟道柱)222c的侧壁。在一些实施例中，铁电层(例如，铁电层(或铁电鞘)220a、220b或220c)可用作每一存储单元(例如，存储单元240a、240b或240c)的栅极介电质。沟道(或沟道柱)层222a、222b和222c以及铁电层(或铁电鞘)220a、220b和220c 的材料和特性可分别类似于图1A和1B所示的沟道层122a、122b和122c 以及铁电层120a、120b和120c的材料和特性，且因此对其不再予以赘述。
为在此类实施例中对与非串MS的存储单元240执行写入操作，将与非串MS的选择晶体管241A和241B导通，并且在铁电层(例如，铁电层 (或铁电鞘)220a、220b或220c)的和与非串MS的存储单元240对应的一部分的两端施加写入电压。在一些实施例中，例如通过向对应的导电线 216B和216C(例如，字线)、对应的导电线248A(例如，位线)和导电层 248B(例如，共用源极)施加适当电压来施加写入电压。通过在铁电层(例如，铁电层(或铁电鞘)220a、220b或220c)的所述部分的两端施加写入电压，可改变铁电层(例如，铁电层(或铁电鞘)220a、220b或220c)的区的极化方向。因此，存储单元240的对应阈值电压也可从低阈值电压切换到高阈值电压或者反之，且数字值可被存储在与非串MS的存储单元240 中。由于导电线216B和216C与导电线248A交叉，因此可选择个别与非串MS来进行写入操作。
为在此类实施例对与非串MS的存储单元240执行读取操作，将与非串MS的选择晶体管241A和241B导通，并且向对应的导电线216B和216C (例如，字线)施加读取电压(低阈值电压与高阈值电压之间的电压)。依据铁电层(例如，铁电层120a、120b或120c)的对应的区的极化方向而定，可导通或可不导通与非串MS的存储单元140。因此，可通过与非串MS的源极端子(例如，耦合到地的共用源极)对与非串MS的漏极端子进行放电或可不对所述漏极端子进行放电，且可确定存储在与非串MS的存储单元140中的数字值。由于导电线216B和216C与导电线248A交叉，因此可选择个别与非串MS来进行读取操作。
如图26B所示，图26B中的虚线框示出3D存储器器件200的第一存储单元240a、第二存储单元240b、第三存储单元240c、第一选择晶体管241A 和第二选择晶体管241B。存储单元240a包括栅极电极(例如，对应的导电线216B或216C的一部分)、栅极介电质(例如，对应的铁电层(或铁电鞘) 220a的一部分)和沟道区(例如，对应的沟道层(或沟道柱)222a的一部分)。存储单元240b包括栅极电极(例如，对应的导电线216B或216C的一部分)、栅极介电质(例如，对应的铁电层(或铁电鞘)220b的一部分) 和沟道区(例如，对应的沟道层(或沟道柱)222b的一部分)。存储单元 240c包括栅极电极(例如，对应的导电线216B或216C的一部分)、栅极介电质(例如，对应的铁电层(或铁电鞘)220c的一部分)和沟道区(例如，对应的沟道层(或沟道柱)222c的一部分)。第一选择晶体管241A包括栅极电极(例如，对应的导电线216D的一部分)、栅极介电质(例如，对应的铁电层(或铁电鞘)220a、220b或220c的一部分)和沟道区(例如，对应的沟道层(或沟道柱)222a、222b或222c的一部分)。第二选择晶体管241B包括栅极电极(例如，对应的导电线216A的一部分)、栅极介电质 (例如，对应的铁电层(或铁电鞘)220a、220b或220c的一部分)和沟道区(例如，对应的沟道层(或沟道柱)222a、222b或222c的一部分)。3D 存储器器件100包括多个此类存储单元和多个此类选择晶体管。存储单元 240a、240b和240c以及选择晶体管241A和241B可设置在垂直堆叠的行和列的阵列中。
在一些实施例中，沟道层(或沟道柱)222a、222b和222c彼此具有不同的电子迁移率。因此，当存储单元240a、240b和240c被导通时，存储单元240a、240b和240c的导通电流可彼此不同。举例来说，沟道层(或沟道柱)222b的电子迁移率可为沟道层(或沟道柱)222a的电子迁移率的约两倍，并且沟道层(或沟道柱)222c的电子迁移率可为沟道层(或沟道柱)222b的电子迁移率的约两倍(即，为沟道层(或沟道柱)222a的电子迁移率的约四倍)，使得当存储单元240a、240b和240c被导通时，存储单元240b 的导通电流可为存储单元240a的导通电流的约两倍，并且存储单元240c 的导通电流可为存储单元240b的导通电流的约两倍(即，为存储单元240a 的导通电流的约四倍)。
由于存储单元240a、240b和240c的导通电流可彼此不同，因此仅需要具有不同导通电流的三个存储单元(即，一个存储单元240a、一个存储单元240b和一个存储单元240c)来存储3位元数据。因此，减小了存储器器件的布局面积。此外，提高了功率效率和存储能力。
尽管以上描述了3位元存储单元，但所属领域中的技术人员可根据设计要求在其他实施例中实施包括具有不同导通电流的两个存储单元的2位元存储单元。也就是说，具有不同导通电流的两个存储单元可用于存储2 位数据。
图26A进一步示出在稍后的图中使用的3D存储器器件200的参考横截面。线E-E’是沿着导电线216的纵向轴线，并延伸穿过沟道层(或沟道柱)222a和铁电层(铁电鞘)220a。线F-F’垂直于线E-E’并延伸穿过沟道层(或沟道柱)222a、222b、222c和铁电层(或铁电鞘)220a、220b、220c。为清晰起见，后续的图参考这些参考横截面。
图27到图29、图30A、图30B、图31、图32、图33A、图33B、图 34A、图34B、图35A、图35B和图35C示出根据本公开一些其他实施例制造3D存储器器件200的不同视图。
参照图27，在衬底(未示出)上方形成导电层248B和多层堆叠210。举例来说，导电层248B可形成在包括衬底50、MOS晶体管52、第一ILD 60和第二ILD 62、源极/漏极接触件64、栅极接触件66和内连结构70的图2的结构上方。多层堆叠210包括彼此交替堆叠的多个介电层212A到 212E(统称为介电层212)和多个牺牲层214A到214D(统称为牺牲层214)。每一牺牲层214可夹置在下伏介电层212与上覆介电层212之间。换句话说，介电层212将牺牲层214彼此间隔开。在一些实施例中，在将参照图 31和图32描述的后续步骤中将牺牲层214图案化并替换，以界定导电线 216(其可充当字线或选择线)。介电层212和牺牲层214的材料和形成方法可与介电层112和牺牲层114的材料和形成方法相同或类似，且因此对其不再予以赘述。在一些实施例中，导电层248B可包含例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合或类似物，所述材料可通过CVD、 PVD、ALD、PECVD或类似工艺来沉积。
应注意，在本文中所示的多层堆叠210是实例，并且介电层212和牺牲层214的数量可不受本公开的限制。在一些替代实施例中，可在衬底上方形成更多层介电层212和更多层牺牲层214。此外，尽管多层堆叠210被示出为具有作为最顶层的介电层，但本公开不限于此。在一些替代实施例中，多层堆叠的最顶层是牺牲层。
图28、图29、图30A和图30B是制造根据一些实施例的3D存储器器件200的沟道区的中间阶段的视图。以部分三维视图示出图28、图29和图 30A。沿着图26A中所示的线F-F’示出图30B。
参照图28，在多层堆叠210中形成一个或多个沟道层(或沟道柱)222a 和围绕一个或多个沟道层(或沟道柱)222a的一个或多个铁电层(铁电鞘) 220a。在一些实施例中，将多层堆叠210图案化以形成一个或多个开口。开口可贯穿多层堆叠210，并且可暴露出多层堆叠210的侧壁和导电层248B 的顶表面。接下来，在所述一个或多个开口中形成一个或多个铁电层(或铁电鞘)220a，以覆盖所述一个或多个开口的侧壁。一个或多个铁电层(或铁电鞘)220a的形成方法可类似于3D存储器器件100的铁电层120a的形成方法，且因此对其不再予以赘述。此后，形成一个或多个沟道层(或沟道柱)222a以填满所述一个或多个开口。在一些实施例中，通过沉积完全填充所述一个或多个开口的沟道材料来形成一个或多个沟道层(或沟道柱) 222a。在形成沟道材料之后，可执行平坦化工艺(例如，化学机械平坦化(CMP)、回蚀、类似工艺或其组合)以从多层堆叠210的上表面移除沟道材料的多余部分，从而形成一个或多个沟道层(或沟道柱)222a。
参照图29，在多层堆叠210中形成一个或多个沟道层(或沟道柱)222b 和围绕一个或多个沟道层(或沟道柱)222b的一个或多个铁电层(或铁电鞘)220b。在一些实施例中，将多层堆叠210进一步图案化以形成一个或多个开口。开口可贯穿多层堆叠210，并且可暴露出多层堆叠210的侧壁和导电层248B的顶表面。接下来，在所述一个或多个开口中形成一个或多个铁电层(或铁电鞘)220b，以覆盖所述一个或多个开口的侧壁。此后，形成一个或多个沟道层(或沟道柱)222b以填满所述一个或多个开口。一个或多个铁电层(或铁电鞘)220b和一个或多个沟道层(或沟道柱)222b的形成方法可类似于一个或多个铁电层(或铁电鞘)220a和一个或多个沟道层(或沟道柱)222a的形成方法，且因此对其不再予以赘述。
参照图30A和图30B，在多层堆叠210中形成一个或多个沟道层(或沟道柱)222c和围绕一个或多个沟道层(或沟道柱)222c的一个或多个铁电层(或铁电鞘)220c。在一些实施例中，将多层堆叠210进一步图案化以形成一个或多个开口。开口可贯穿多层堆叠210，并且可暴露出多层堆叠 210的侧壁和导电层248B的顶表面。接下来，在所述一个或多个开口中形成一个或多个铁电层(或铁电鞘)220c，以覆盖所述一个或多个开口的侧壁。此后，形成一个或多个沟道层(或沟道柱)222c以填满所述一个或多个开口。一个或多个铁电层(或铁电鞘)220c和一个或多个沟道层(或沟道柱)222c的形成方法可类似于一个或多个铁电层(或铁电鞘)220a和一个或多个沟道层(或沟道柱)222a的形成方法，且因此对其不再予以赘述。如图30B所示，沟道层(或沟道柱)222a、222b和222c以及铁电层(或铁电鞘)220a、220b和220c可贯穿多层堆叠210，并且可到达下伏导电层248B。
沟道层(或沟道柱)222a、222b和222c以及铁电层(或铁电鞘)220a、 220b和220c的材料可与3D存储器器件100的沟道层122a、122b和122c 以及铁电层120a、120b和120c的材料相同或类似，且因此对其不再予以赘述。
图31、图32、图33A和图33B是制造根据一些实施例的3D存储器器件200的存储区的中间阶段的视图。以部分三维视图示出图31、图32和图 33A。沿着图26A所示的线F-F’示出图33B。
参照图31，将多层堆叠210进一步图案化以形成沟槽TH5。在一些实施例中，沟槽TH5贯穿多层堆叠210，并且沟槽TH5可分别位于沟道层(或沟道柱)222a与沟道层(或沟道柱)222b之间以及沟道层(或沟道柱)222b 与沟道层(或沟道柱)222c之间。沟槽TH5的形成方法可类似于图21所示的沟槽TH4的形成方法，且因此对其不再予以赘述。
参照图31和图32，在形成沟槽TH5以暴露出牺牲层214的侧壁之后，用导电材料替换牺牲层214以界定导电线216。替换工艺可类似于图22和图23所示的替换工艺，且因此对其不再予以赘述。最顶部和最底部的导电线216D和216A可对应于3D存储器器件200中的选择线，并且最顶部和最底部的导电线216D和216A可进一步为3D存储器器件200的所得选择晶体管提供栅极电极。中间导电线216B和216C可对应于3D存储器器件 200中的字线，并且中间导电线216B和216C可进一步为3D存储器器件 200的所得存储单元提供栅极电极。同一水平高度处的导电线216可统称为导电层(或栅极层)。在一些实施例中，介电层212与导电层216构成多层堆叠210a。
参照图33A和图33B，在用导电线216替换牺牲层214之后，在沟槽 TH5中形成介电隔离232。在一些实施例中，介电隔离232可被称为栅极隔离。介电隔离232可设置在相邻存储单元240的栅极电极之间并隔离相邻存储单元240的栅极电极(参见图26B)。在一些实施例中，介电隔离232 贯穿多层堆叠210a并在存储单元240的相邻列之间延伸，以将多层堆叠210a分成多个多层堆叠(例如，多层堆叠210a1、210a2、210a3)。也就是说，所述多个多层堆叠(例如，多层堆叠210a1、210a2、210a3)分别通过介电隔离232彼此在侧向上间隔开。所述多个多层堆叠中的每一者(例如，多层堆叠210a1、210a2、210a3)包括一些介电层212和一些导电线216。在一些实施例中，铁电层(或铁电鞘)220a和沟道层(或沟道柱)222a嵌入在多层堆叠210a1中，铁电层(或铁电鞘)220b和沟道层(或沟道柱) 222b嵌入在多层堆叠210a2中，并且铁电层(或铁电鞘)220c和沟道层(或沟道柱)222c嵌入在多层堆叠210a3中。介电隔离232的形成方法可类似于图24所示的介电隔离132的形成方法，且因此对其不再予以赘述。
图34A和图34B是制造根据一些实施例的3D存储器器件200的阶梯结构的中间阶段的视图。以部分三维视图示出图34A。沿着图26A所示的线E-E’示出图34B。
参照图34A和图34B，除了可在图7中描述的步骤之前重复图5和图 6中描述的步骤以便形成更多的阶梯之外，3D存储器器件200的阶梯结构的形成方法可类似于图4到图8所示的3D存储器器件100的阶梯结构的形成方法。在形成3D存储器器件200的阶梯结构之后，在多层堆叠210a的阶梯结构上方沉积金属间介电质(IMD)218。IMD 218的形成方法可类似于图8所示的IMD 118的形成方法，且因此对其不再予以赘述。IMD 218 沿着导电线216B到216D的侧壁和介电层212B到212E的侧壁延伸。此外， IMD 218可与导电线216A到216D的顶表面接触。
如图34A和34B所示，因此形成条形阶梯结构。条形阶梯结构分别包括交替堆叠的导电线216的层和介电层212。下部导电线216更长并且在侧向上延伸超过上部导电线216，并且导电线216中的每一者的长度在朝向导电层248B的方向上增加。
参照图35A、图35B和图35C，在多层堆叠210a(例如，介电层212E)、铁电层(或铁电鞘)220a、220b、220c、沟道层(或沟道柱)222a、222b、 222c和IMD 218的顶表面上形成IMD234。在沟道层(或沟道柱)222a、 222b、222c上制成导电接触件242a，且在导电线216上制成导电接触件244。图35A示出3D存储器器件200的立体图。图35B示出装置沿着图26A的线F-F’的剖视图。图25C示出沿着图26A的线E-E’的剖视图。出于简洁及清晰的目的，在图35A中省略了将参照图35C描述的导电接触件244和导电线248C。
IMD 234的材料和形成方法可类似于图25A到图25D所示的IMD 134 的材料和形成方法，且因此对其不再予以赘述。
在一些实施例中，导电线216的阶梯形状可在导电线216中的每一者上提供导电接触件244着落在上面的表面。导电接触件244的材料和形成方法可类似于图25A到图25D所示的导电接触件144的材料和形成方法，且因此对其不再予以赘述。
在一些实施例中，导电线248A(即，位线)电耦合到沟道层(或沟道柱)222a、222b、222c的第一端，且导电层248B(即，共用源极)电耦合到与沟道层(或沟道柱)222a、222b、222c的第一端相对的沟道层(或沟道柱)222a、222b、222c的第二端。
还如图35A的立体图所示，也可在沟道层(或沟道柱)222a、222b、 222c上制成导电接触件242a。导电接触件242a和244可分别电连接到导电线248A和248C，此会将存储器器件连接到下伏/上覆的电路系统(例如，控制电路系统)和/或信号线或电源线。此外，导电层248B可将存储器器件连接到半导体管芯中的接地线。举例来说，如图35C中所示，导电接触件244可延伸穿过IMD 218及IMD 234以将导电线248C电连接到导电线 116及衬底的下伏有源器件。其他导电接触件或导通孔可被形成为穿过IMD 234以将导电线248A分别电连接到衬底的下伏有源器件。在替代实施例中，除内连结构70(图2和图3中所示)之外或代替内连结构70，还可通过形成在存储器器件200上方的内连结构提供往来于存储阵列的布线和/或电源线。因此，可完成根据本公开一些实施例的3D存储器器件200。
鉴于以上所述，在本公开一些实施例中，通过具有不同迁移率的沟道的设计，存储单元的导通电流可彼此不同。因此，仅需要三个具有不同导通电流的存储单元来存储3位元数据。因此，减小了存储器器件的布局面积，且因此提高了功率效率和存储能力。
尽管如上所述使用具有不同导通电流的三个存储单元来存储3位元数据，但在本公开的其他实施例中，所属领域中的技术人员可实施具有不同导通电流的两个存储单元来存储2位元数据。
在以上实施例中，通过“先阶梯工艺”形成3D存储器器件100，在所述“先阶梯工艺”中，在形成存储单元之前形成阶梯结构，且通过“后阶梯工艺”形成3D存储器器件200，在所述“后阶梯工艺”中，在形成存储单元之后形成阶梯结构。然而，本公开不限于此。在其他实施例中，可通过“后阶梯工艺”形成3D存储器器件100，且通过“先阶梯工艺”形成3D存储器器件200。
在以上实施例中，通过沉积牺牲介电层然后使用导电层替换牺牲介电层来形成栅极电极(例如，字线)。然而，本公开不限于此。在其他实施例中，可视需要在第一阶段中形成栅极电极(例如，字线)而无需替换步骤。
本公开涵盖以上实例的许多变化。应理解，不同的实施例可具有不同的优点，且不存在全部实施例皆必须需要的特定优点。
根据本公开的一些实施例，一种存储器器件包括多层堆叠、多个沟道层和多个铁电层。所述多层堆叠设置在衬底上，并且包括交替堆叠的多个栅极层和多个介电层。所述多个沟道层贯穿所述多层堆叠并在侧向上彼此间隔开，其中所述多个沟道层包括第一沟道层和第二沟道层，并且所述第一沟道层的第一电子迁移率不同于所述第二沟道层的第二电子迁移率。所述多个沟道层中的每一者分别通过所述多个铁电层中的一者与所述多层堆叠间隔开。
在一些实施例中，所述多个沟道层还包括第三沟道层，并且所述第三沟道层的第三电子迁移率不同于所述第一沟道层的所述第一电子迁移率和所述第二沟道层的所述第二电子迁移率。在一些实施例中，所述第二沟道层的所述第二电子迁移率是所述第一沟道层的所述第一电子迁移率的约两倍，并且所述第三沟道层的所述第三电子迁移率是所述第二沟道层的所述第二电子迁移率的约两倍。在一些实施例中，存储器器件还包括多对源极/漏极柱，并且所述多对源极/漏极柱包括：设置在所述第一沟道层旁边的第一源极柱和第一漏极柱；设置在所述第二沟道层旁边的第二源极柱和第二漏极柱；以及设置在所述第三沟道层旁边的第三源极柱和第三漏极柱。在一些实施例中，存储器器件还包括：位线，电连接到所述第一漏极柱、所述第二漏极柱和所述第三漏极柱。在一些实施例中，存储器器件还包括隔离，其中所述隔离分开所述多对源极/漏极柱。在一些实施例中，存储器器件，还包括贯穿所述多层堆叠的多个介电隔离，其中所述多层堆叠包括通过所述多个介电隔离彼此间隔开的第一多层堆叠、第二多层堆叠和第三多层堆叠，并且所述第一沟道层、所述第二沟道层和所述第三沟道层分别嵌入在所述第一多层堆叠、所述第二多层堆叠和所述第三多层堆叠中。
根据本公开的一些实施例，一种存储器器件包括多个栅极层、第一沟道柱、第一铁电鞘、第二沟道柱和第二铁电鞘。所述多个栅极层设置在衬底上方并且彼此垂直间隔开。所述第一沟道柱贯穿所述多个栅极层。所述第一铁电鞘覆盖所述第一沟道柱的侧壁。所述第二沟道柱贯穿所述多个栅极层，其中所述第一沟道柱的第一电子迁移率小于所述第二沟道柱的第二电子迁移率。所述第二铁电鞘覆盖所述第二沟道柱的侧壁。
在一些实施例中，存储器器件还包括：第三沟道柱，贯穿所述多个栅极层，其中所述第三沟道柱的第三电子迁移率大于所述第二沟道柱的所述第二电子迁移率；以及第三铁电鞘，覆盖所述第三沟道柱的侧壁。在一些实施例中，存储器器件还包括：位线，电耦合到所述第一沟道柱、所述第二沟道柱和所述第三沟道柱的第一端。在一些实施例中，存储器器件还包括：共用源极，电耦合到所述第一沟道柱、所述第二沟道柱和所述第三沟道柱的与所述第一沟道柱、所述第二沟道柱和所述第三沟道柱的所述第一端相对的第二端。在一些实施例中，存储器器件还包括：贯穿所述多个栅极层的多个介电隔离，其中所述多个介电隔离将所述第一沟道柱、所述第二沟道柱和所述第三沟道柱分开。
根据本公开的一些实施例，一种形成存储器器件的方法包括以下步骤。在衬底上方形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个第一材料层和多个第二材料层。在所述多层堆叠中形成第一沟槽以贯穿所述多层堆叠。在所述第一沟槽中形成第一铁电层和第一沟道层。在所述多层堆叠中形成第二沟槽以贯穿所述多层堆叠。在所述第二沟槽中形成第二铁电层和第二沟道层，其中所述第一沟道层和所述第二沟道层具有不同的电子迁移率。由多个栅极层替换所述多个第一材料层或所述多个第二材料层。
在一些实施例中，形成存储器器件的方法还包括：在所述多层堆叠中形成第三沟槽以贯穿所述多层堆叠；以及在所述第二沟槽中形成第三铁电层和第三沟道层，其中所述第一沟道层、所述第二沟道层和所述第三沟道层具有不同的电子迁移率。在一些实施例中，在所述第一沟槽中形成所述第一铁电层和所述第一沟道层是在所述多层堆叠中形成所述第二沟槽之前进行，且在所述第二沟槽中形成所述第二铁电层和所述第二沟道层是在所述多层堆叠中形成所述第三沟槽之前进行。在一些实施例中，形成存储器器件的方法还包括：在所述第一沟槽中形成所述第一铁电层和所述第一沟道层之后，用第一介电层填充所述第一沟槽；在所述第二沟槽中形成所述第二铁电层和所述第二沟道层之后，用第二介电层填充所述第二沟槽；以及在所述第三沟槽中形成所述第三铁电层和所述第三沟道层之后，用第三介电层填充所述第三沟槽。在一些实施例中，形成存储器器件的方法还包括：分别在所述第一介电层、所述第二介电层和所述第三介电层中形成导电柱，其中所述导电柱分别地垂直贯穿所述第一介电层、所述第二介电层和所述第三介电层；以及形成将电耦合到所述第一介电层中的所述导电柱、所述第二介电层中的所述导电柱和所述第三介电层中的所述导电柱的位线。在一些实施例中，形成存储器器件的方法还包括：在所述多层堆叠中形成多个第四沟槽以贯穿所述多层堆叠，使得所述多层堆叠被所述多个第四沟槽分成彼此间隔开的第一多层堆叠、第二多层堆叠和第三多层堆叠，并且所述第一沟道层、所述第二沟道层和所述第三沟道层分别嵌入所述第一多层堆叠、所述第二多层堆叠和所述第三多层堆叠中；以及在所述多个第四沟槽中分别形成介电隔离。在一些实施例中，由所述多个栅极层替换所述多个第一材料层或所述多个第二材料层是在所述多层堆叠中形成所述多个第四沟槽之后进行。在一些实施例中，由所述多个栅极层替换所述多个第一材料层或所述多个第二材料层是在所述多层堆叠中形成所述多个第四沟槽之后进行。
上述内容概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础以施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的情况下在本文中做出各种变化、代替及变动。

Claims (11)

1.一种存储器器件，包括：
多层堆叠，设置在衬底上，并且包括交替堆叠的多个栅极层和多个介电层；
多个沟道层，贯穿所述多层堆叠并在侧向上彼此间隔开，其中所述多个沟道层包括第一沟道层和第二沟道层，并且所述第一沟道层的第一电子迁移率不同于所述第二沟道层的第二电子迁移率；以及
多个铁电层，其中所述多个沟道层中的每一者分别通过所述多个铁电层中的一者与所述多层堆叠间隔开。
2.根据权利要求1所述的存储器器件，其中所述多个沟道层还包括第三沟道层，并且所述第三沟道层的第三电子迁移率不同于所述第一沟道层的所述第一电子迁移率和所述第二沟道层的所述第二电子迁移率。
3.根据权利要求2所述的存储器器件，还包括多对源极/漏极柱，并且所述多对源极/漏极柱包括：
设置在所述第一沟道层旁边的第一源极柱和第一漏极柱；
设置在所述第二沟道层旁边的第二源极柱和第二漏极柱；以及
设置在所述第三沟道层旁边的第三源极柱和第三漏极柱。
4.根据权利要求3所述的存储器器件，还包括：
位线，电连接到所述第一漏极柱、所述第二漏极柱和所述第三漏极柱。
5.根据权利要求3所述的存储器器件，还包括隔离，其中所述隔离分开所述多对源极/漏极柱。
6.根据权利要求2所述的存储器器件，还包括贯穿所述多层堆叠的多个介电隔离，其中所述多层堆叠包括通过所述多个介电隔离彼此间隔开的第一多层堆叠、第二多层堆叠和第三多层堆叠，并且所述第一沟道层、所述第二沟道层和所述第三沟道层分别嵌入在所述第一多层堆叠、所述第二多层堆叠和所述第三多层堆叠中。
7.一种存储器器件，包括：
多个栅极层，设置在衬底上方并且彼此垂直间隔开；
第一沟道柱，贯穿所述多个栅极层；
第一铁电鞘，覆盖所述第一沟道柱的侧壁；
第二沟道柱，贯穿所述多个栅极层，其中所述第一沟道柱的第一电子迁移率小于所述第二沟道柱的第二电子迁移率；以及
第二铁电鞘，覆盖所述第二沟道柱的侧壁。
8.根据权利要求7所述的存储器器件，还包括：
第三沟道柱，贯穿所述多个栅极层，其中所述第三沟道柱的第三电子迁移率大于所述第二沟道柱的所述第二电子迁移率；以及
第三铁电鞘，覆盖所述第三沟道柱的侧壁。
9.根据权利要求8所述的存储器器件，还包括：
位线，电耦合到所述第一沟道柱、所述第二沟道柱和所述第三沟道柱的第一端。
10.根据权利要求9所述的存储器器件，还包括：
共用源极，电耦合到所述第一沟道柱、所述第二沟道柱和所述第三沟道柱的与所述第一沟道柱、所述第二沟道柱和所述第三沟道柱的所述第一端相对的第二端。
11.一种形成存储器器件的方法，包括：
在衬底上方形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个第一材料层和多个第二材料层；
在所述多层堆叠中形成第一沟槽以贯穿所述多层堆叠；
在所述第一沟槽中形成第一铁电层和第一沟道层；
在所述多层堆叠中形成第二沟槽以贯穿所述多层堆叠；
在所述第二沟槽中形成第二铁电层和第二沟道层，其中所述第一沟道层和所述第二沟道层具有不同的电子迁移率；
由多个栅极层替换所述多个第一材料层或所述多个第二材料层。
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