CN113296027A - 一种排线断线测试装置及排线断线测试方法 - Google Patents
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Abstract
本发明公开了一种排线断线测试装置，包括第一排线端口组，其由N个排线端口A组成；第二排线端口组，其由N个排线端口B组成；上拉电阻组，其由N个上拉电阻组成；至少一编码器，其与第一排线端口组的N个排线端口A电连接；MCU，其与编码器电连接；至少一译码器，其与MCU电连接；显示端口，其与译码器电连接；电源，其分别电连接于编码器、MCU与译码器；其中，该第一排线端口组通过上拉电阻组与电源电连接，该第二排线端口组接地，排线插接于第一排线端口组与第二排线端口组之间。本发明还公开了基于上述装置的排线断线测试方法。本发明可实现直接快速测试出排线断线点，便于及时对断线点进行维修，减少排线更换次数，降低产品成本。
Description
技术领域
本发明涉及一种排线测试装置，尤其涉及一种排线断线测试装置及排线断线测试方法。
背景技术
排线用于连接相关的零件或产品，实现数据传输。排线由数根导线组成，且在导线外围包覆有绝缘层。由于排线中导线较多，当出现某条导线断线时，人眼无法直接看出来，同时，目前市面上也没有可从排线中直接快速测出断线位置的仪器。
因此，在采用排线进行连接零件或产品，出现数据传输异常时，断线点查找困难，很难找出断线点，无法及时维修，只能更换排线，导致出现排线浪费，增加产品成本。
发明内容
针对上述不足，本发明的目的在于提供一种排线断线测试装置及排线断线测试方法，可实现直接快速测试出排线断线点，即排线断线地址，测试简单便捷、快速及时，便于及时对断线点进行维修，减少排线更换次数，降低产品成本。
本发明为达到上述目的所采用的技术方案是：
一种排线断线测试装置，其特征在于，包括：
一第一排线端口组，其由N个排线端口A组成；
一第二排线端口组，其由N个排线端口B组成；
一上拉电阻组，其由N个上拉电阻组成；
至少一编码器，其与第一排线端口组的N个排线端口A电连接；
一MCU，其与编码器电连接；
至少一译码器，其与MCU电连接；
一显示端口，其与译码器电连接；
一电源，其分别电连接于编码器、MCU与译码器；
其中，该第一排线端口组通过上拉电阻组与电源电连接，该第二排线端口组接地，排线插接于第一排线端口组与第二排线端口组之间。
作为本发明的进一步改进，所述N个上拉电阻、N个排线端口A与N个排线端口B一一对应串联形成数条串联支路，且该数条串联支路相并联。
作为本发明的进一步改进，还包括与MCU电连接的一测试排线数设置端口。
基于上述装置的排线断线测试方法，其特征在于，包括以下步骤：
(1)将排线插接于第一排线端口组与第二排线端口组之间；
(2)由编码器实时扫描第一排线端口组中N个排线端口A的电平信号，并按顺序把扫描到的电平信号全部传送至MCU；
(3)MCU接收到电平信号后，挑出高电平信号，并根据各电平信号传送过来的时间顺序，计算出高电平信号的位置，即为排线断线地址；
(4)MCU将排线断线地址依次传送至译码器；
(5)译码器接收到MCU传送过来的排线断线地址数据后，将排线断线地址数据转换为数码显示可识别的驱动信号，驱动数码显示管显示排线断线地址。
作为本发明的进一步改进，在进行所述步骤(2)之前，还包括以下步骤：由上拉电阻组的N个上拉电阻，将第一排线端口组中的N个排线端口A处的电压拉高。
作为本发明的进一步改进，所述步骤(2)包括以下步骤：
(2.1)由MCU向编码器发送读指令，编码器根据读指令读取第一排线端口组中N个排线端口A处的电平信号；
(2.2)由MCU向编码器发送N个时钟指令，则编码器将N个排线端口A处的电平信号读取完，并按顺序把读取到的电平信号全部传送至MCU。
作为本发明的进一步改进，所述步骤(3)包括以下步骤：MCU接收电平信号后，依次读取接收到的电平信号是否为高电平信号，若为高电平信号，则判定为断线，记录并输出排线断线地址；若为低电平信号，则判定为排线正常；循环N次，对在N个排线端口A处读取到的电平信号进行依次判定。
作为本发明的进一步改进，在进行所述步骤(4)之前，还包括以下步骤：MCU扫描测试排线数设置端口的数据，获取需测排线数量，即超出需测排线数量的信息被屏蔽，需测排线数量以内的排线断线地址被依次传送至译码器。
本发明的有益效果为：
(1)本发明通过排线断线测试装置的特殊电路设计，可实现直接快速测试出排线断线点，即排线断线地址，测试操作简单便捷、快速及时，便于及时对断线点进行维修，减少排线更换次数，降低产品成本。
(2)本发明提供的排线断线测试方法，可实现直接快速测试出排线断线点，即排线断线地址，测试快速及时，便于及时对断线点进行维修，减少排线更换次数，降低产品成本。
上述是发明技术方案的概述，以下结合附图与具体实施方式，对本发明做进一步说明。
附图说明
图1为本发明的电路原理图；
图2为本发明的流程图。
具体实施方式
为更进一步阐述本发明为达到预定目的所采取的技术手段及功效，以下结合附图及较佳实施例，对本发明的具体实施方式详细说明。
请参照图1，本发明实施例提供一种排线断线测试装置，包括：
一第一排线端口组，其由N个排线端口A组成；
一第二排线端口组，其由N个排线端口B组成；
一上拉电阻组，其由N个上拉电阻组成；
至少一编码器，其与第一排线端口组的N个排线端口A电连接；
一MCU，其与编码器电连接；
至少一译码器，其与MCU电连接；
一显示端口，其与译码器电连接；通常，显示端口为数码显示管。
一电源，其分别电连接于编码器、MCU与译码器；
其中，该第一排线端口组通过上拉电阻组与电源电连接，即排线端口A与上拉电阻一一对应串联，该第二排线端口组接地，排线插接于第一排线端口组与第二排线端口组之间。
通常，排线端口的电压很低，为了编码器能对排线端口A处的电压进行准确的检测，本实施例通过采用上拉电阻与排线端口A一一对应串联，将排线端口A处的电压拉高，利于编码器能检测出排线端口A处正确的电平信号，使得检测出正确的逻辑电平。
具体的，本实施例所述N个上拉电阻、N个排线端口A与N个排线端口B一一对应串联形成数条串联支路，且该数条串联支路相并联。对于N的取值，可以根据具体需要而设定。在本实施例中，N的取值为32，即排线端口A、排线端口B与上拉电阻的数量均为32个，则可对含有32根导线的排线进行断线测试，当然，也可以对少于32根导线的排线进行断线测试。如图1所示，上拉电阻R1、排线端口A1与排线端口B1串联，形成一条串联支路；同理，上拉电阻R2、排线端口A2与排线端口B2串联，形成一条串联支路；依次类推，上拉电阻R32、排线端口A32与排线端口B32串联，形成一条串联支路，且形成的32条串联支路相并联。
在本实施例中，编码器用于检测N个排线端口A处的电平信号，编码器的型号可选用74LS148、74HC148、SN74HC165N等，其具有8根输入引脚与8根输出引脚，8根输入引脚连接于排线端口A，用于检测N个排线端口A处的电平信号，8根输出引脚连接至MCU，向MCU传送检测到的电平信号。当第一排线端口组由32个排线端口A组成时，则相应的需要设置4个编码器。
在本实施例中，MCU用于接收编码器检测到的电平信号，并根据电平信号判断出排线断线地址，MCU的型号可选用STC 15W404S-35I-PDIP40。MCU的输入引脚电连接编码器的输出引脚，MCU的输出引脚电连接译码器。
在本实施例中，译码器用于接收MCU传送过来的排线断线地址数据，并将排线断线地址数据转换为数码显示可识别的驱动信号，驱动数码显示管显示排线断线地址。译码器的型号可选用74LS138、74HC154等。译码器的输入引脚电连接MCU的输出引脚，译码器的输出引脚电连接至显示端口，显示端口电连接数码显示管。
本实施例排线断线测试装置还包括与MCU电连接的一测试排线数设置端口，供MCU扫描测试排线数设置端口的数据，获取需测排线数量，即超出需测排线数量的信息被屏蔽，需测排线数量以内的排线断线地址被依次传送至译码器。
本实施例通过排线断线测试装置的特殊电路设计，可实现直接快速测试出排线断线点，即排线断线地址，测试操作简单便捷、快速及时，便于及时对断线点进行维修，减少排线更换次数，降低产品成本。
本实施例还提供了基于上述装置的排线断线测试方法，如图2所示，包括以下步骤：
(1)将排线插接于第一排线端口组与第二排线端口组之间；
(2)由编码器实时扫描第一排线端口组中N个排线端口A的电平信号，并按顺序把扫描到的电平信号全部传送至MCU，即不管是扫描到的高电平信号还是低电平信号都要传送至MCU；
(3)MCU接收到电平信号后，挑出高电平信号，并根据各电平信号传送过来的时间顺序，计算出高电平信号的位置，即为排线断线地址；
(4)MCU将排线断线地址依次传送至译码器；
(5)译码器接收到MCU传送过来的排线断线地址数据后，将排线断线地址数据转换为数码显示可识别的驱动信号，驱动数码显示管显示排线断线地址。该步骤中，由于MCU端口较少，且输出信号较弱，所以需要通过译码器转换驱动。
在本实施例中，排线断线地址，即为排线中第几根导线断线。
在进行所述步骤(2)之前，还包括以下步骤：由上拉电阻组的N个上拉电阻，将第一排线端口组中的N个排线端口A处的电压拉高。由此，排线端口A处的电压被拉高后，利于编码器能检测出排线端口A处正确的电平信号，使得检测出正确的逻辑电平。
所述步骤(2)包括以下步骤：
(2.1)由MCU向编码器发送读指令，编码器根据读指令读取第一排线端口组中N个排线端口A处的电平信号；编码器的一个端口对应读取一个排线端口A处的电平信号，即可由4个具有8个端口的编码器对应读取32个排线端口A处的电平信号；
(2.2)由MCU向编码器发送N个时钟指令，则编码器将N个排线端口A处的电平信号读取完，并按顺序把读取到的电平信号全部传送至MCU。当具有32个排线端口A时，则发送32个时钟指令，即可将32个排线端口A处的电平信号全部读完。
所述步骤(3)包括以下步骤：MCU接收电平信号后，依次读取接收到的电平信号是否为高电平信号，若为高电平信号，则判定为断线，记录并输出排线断线地址；若为低电平信号，则判定为排线正常；循环N次，对在N个排线端口A处读取到的电平信号进行依次判定。当具有32个排线端口A时，循环32次，即可将32个排线端口A处读取到的电平信号进行依次判定完。
在进行所述步骤(4)之前，还包括以下步骤：MCU扫描测试排线数设置端口的数据，获取需测排线数量，即超出需测排线数量的信息被屏蔽，需测排线数量以内的排线断线地址被依次传送至译码器。
在本实施例中，如图1所示，如果排线正常，排线端口A与排线端口B相当于短路接地，排线端口A输出低电平。否则，排线异常，排线端口A电平被上拉电阻拉高，输出高电平。
由本实施例提供的排线断线测试方法，可实现直接快速测试出排线断线点，即排线断线地址，测试快速及时，便于及时对断线点进行维修，减少排线更换次数，降低产品成本。
以上所述，仅是本发明的较佳实施例而已，并非对本发明的技术范围作任何限制，故采用与本发明上述实施例相同或近似的技术特征，而得到的其他结构，均在本发明的保护范围之内。
Claims (8)
1.一种排线断线测试装置，其特征在于，包括：
一第一排线端口组，其由N个排线端口A组成；
一第二排线端口组，其由N个排线端口B组成；
一上拉电阻组，其由N个上拉电阻组成；
至少一编码器，其与第一排线端口组的N个排线端口A电连接；
一MCU，其与编码器电连接；
至少一译码器，其与MCU电连接；
一显示端口，其与译码器电连接；
一电源，其分别电连接于编码器、MCU与译码器；
其中，该第一排线端口组通过上拉电阻组与电源电连接，该第二排线端口组接地，排线插接于第一排线端口组与第二排线端口组之间。
2.根据权利要求1所述的排线断线测试装置，其特征在于，所述N个上拉电阻、N个排线端口A与N个排线端口B一一对应串联形成数条串联支路，且该数条串联支路相并联。
3.根据权利要求1所述的排线断线测试装置，其特征在于，还包括与MCU电连接的一测试排线数设置端口。
4.基于权利要求1至3中任一所述装置的排线断线测试方法，其特征在于，包括以下步骤：
(1)将排线插接于第一排线端口组与第二排线端口组之间；
(2)由编码器实时扫描第一排线端口组中N个排线端口A的电平信号，并按顺序把扫描到的电平信号全部传送至MCU；
(3)MCU接收到电平信号后，挑出高电平信号，并根据各电平信号传送过来的时间顺序，计算出高电平信号的位置，即为排线断线地址；
(4)MCU将排线断线地址依次传送至译码器；
(5)译码器接收到MCU传送过来的排线断线地址数据后，将排线断线地址数据转换为数码显示可识别的驱动信号，驱动数码显示管显示排线断线地址。
5.根据权利要求4所述的排线断线测试方法，其特征在于，在进行所述步骤(2)之前，还包括以下步骤：由上拉电阻组的N个上拉电阻，将第一排线端口组中的N个排线端口A处的电压拉高。
6.根据权利要求4所述的排线断线测试方法，其特征在于，所述步骤(2)包括以下步骤：
(2.1)由MCU向编码器发送读指令，编码器根据读指令读取第一排线端口组中N个排线端口A处的电平信号；
(2.2)由MCU向编码器发送N个时钟指令，则编码器将N个排线端口A处的电平信号读取完，并按顺序把读取到的电平信号全部传送至MCU。
7.根据权利要求6所述的排线断线测试方法，其特征在于，所述步骤(3)包括以下步骤：MCU接收电平信号后，依次读取接收到的电平信号是否为高电平信号，若为高电平信号，则判定为断线，记录并输出排线断线地址；若为低电平信号，则判定为排线正常；循环N次，对在N个排线端口A处读取到的电平信号进行依次判定。
8.根据权利要求4所述的排线断线测试方法，其特征在于，在进行所述步骤(4)之前，还包括以下步骤：MCU扫描测试排线数设置端口的数据，获取需测排线数量，即超出需测排线数量的信息被屏蔽，需测排线数量以内的排线断线地址被依次传送至译码器。
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