CN113270509B - 一种面阵探测器 - Google Patents

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Abstract

本发明公开一种面阵探测器，涉及光电或辐射射线探测技术领域，以解决无法在保证能谱分辨的同时进行位置分辨的问题。所述面阵探测器包括多个单像素，单像素包括柱形的衬底，衬底的上底面上设置有第一重掺杂区，第一重掺杂区为P型重掺杂区或者N型重掺杂区。衬底的下底面上设置有与第一重掺杂区的掺杂类型不同的第二重掺杂区，按照衬底侧面贴合衬底侧面的方式对多个单像素进行排列，形成一个面阵列，构成面阵探测器，从而能够在保证能谱分辨的同时进行位置分辨。本发明提供的一种面阵探测器用于光电或者辐射射线的探测。

Description

一种面阵探测器
技术领域
本发明涉及光电或辐射射线探测技术领域，尤其涉及一种应用于光电或辐射射线的面阵探测器。
背景技术
硅漂移探测器(SDD)结构在1983年首先被E.Gatti和P.Rehak提出，因其输出电容小(一般小于0.1pF)且不依赖于探测器面积，电子学噪声一般远小于同样面积和厚度的Si-PIN探测器，只需要采用简单的半导体制冷就能达到甚至超过需要液氮制冷的Si(Li)探测器的能量分辨率，使得该探测器在物质成分分析、天体物理、核物理及核技术等领域有十分广泛的应用。
目前，有些应用场景需要建造5m2的X射线望远镜探测器阵列，对探测器能量分辨率与时间分辨率都提出了很高的要求，采用小面积的Si-PIN探测器将不再可行。在进一步改进技术中，采用了硅漂移探测器(SDD)技术。
SDD探测器具有如下优点：(1)探测器的漏电流小；(2)电容也要比Si-PIN 探测器小两个数量级左右，所以噪声也很低，并且可以快速地读出电子信号； (3)其能量分辨本领和高计数性能是所有半导体探测器中最好的；(4)结电容小，在全耗尽状态下具有高的量子效率。总的来说，SDD探测器具有高能量分辨率、高信噪比、高量子效率等优点。但是当前SDD探测器主要完成能谱探测，还没有保证能谱探测，同时可进行位置探测的SDD探测器。
发明内容
本发明的目的在于提供一种面阵探测器，用于在保证SDD探测器能谱分辨的同时实现位置分辨。
为了实现上述目的，本发明提供如下技术方案：
一种面阵探测器，所述面阵探测器包括多个单像素；
所述单像素包括柱形的衬底；所述衬底的上底面上设置有第一重掺杂区，所述第一重掺杂区为P型重掺杂区或者N型重掺杂区；所述衬底的下底面上设置有与所述第一重掺杂区的掺杂类型不同的第二重掺杂区；所述掺杂类型包括N 型或者P型；
按照衬底侧面贴合衬底侧面的方式对多个所述单像素进行排列，形成一个面阵列，构成面阵探测器。
与现有技术相比，本发明提供的一种面阵探测器中，每一单像素均在衬底的上底面上设置有第一重掺杂区，衬底的下底面上设置有与第一重掺杂区的掺杂类型不同的第二重掺杂区，并按照衬底侧面贴合衬底侧面的方式对多个单像素进行排列，形成一个面阵列，构成面阵探测器，进而能够利用单像素实现入射射线的能谱探测，利用面阵结构实现对入射射线的位置识别，从而在保证SDD 探测器能谱分辨的同时实现位置分辨。另外，本发明所提供的面阵探测器还可以实现射线成像功能。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例中所提供的第一种实施方式下的单像素结构的截面示意图。
图2为本发明实施例中所提供的第一种实施方式下的另一种单像素结构的截面示意图。
图3为本发明实施例中所提供的第二种实施方式下的单像素结构的截面示意图。
图4为本发明实施例中所提供的第二种实施方式下的另一种单像素结构的截面示意图。
图5为本发明实施例中所提供的第二种实施方式下的第一种单像素结构的俯视图。
图6为本发明实施例中所提供的第二种实施方式下的第一种面阵探测器的俯视图。
图7为本发明实施例中所提供的第二种实施方式下的第二种单像素结构的俯视图。
图8为本发明实施例中所提供的第二种实施方式下的第二种面阵探测器的俯视图。
图9为本发明实施例中所提供的第二种实施方式下的第三种单像素结构的俯视图。
图10为本发明实施例中所提供的第二种实施方式下的第三种面阵探测器的俯视图。
图11为本发明实施例中所提供的金属互联结构的截面示意图。
附图标记：
0-单像素；1-衬底；2-第一重掺杂区；3-第二重掺杂区；4-第三重掺杂区； 5-像素边缘隔离结构；6-电位控制电极；7-电场；8-像素边缘电位控制电极；9- 第一金属层；10-金属；11-第二金属层。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
实施例：
请参阅图1，本发明实施例提供的一种面阵探测器包括多个单像素0。单像素0包括柱形的衬底1，衬底1的上底面上设置有第一重掺杂区2，第一重掺杂区2为P型重掺杂区或者N型重掺杂区。衬底1的下底面上设置有与第一重掺杂区2的掺杂类型不同的第二重掺杂区3，掺杂类型包括N型或者P型。即若第一重掺杂区2为P型重掺杂区，则第二重掺杂区3为N型重掺杂区，若第一重掺杂区2为N型重掺杂区，则第二重掺杂区3为P型重掺杂区。衬底1选用与第一重掺杂区2的掺杂类型相同的高阻低掺杂半导体衬底。
具体的，通过离子注入形成第一重掺杂区2和第二重掺杂区3。P型重掺杂区为向衬底1上掺入离子浓度大于第一预设浓度的受主杂质所形成的，受主杂质是指位于元素周期表第III族中的一种元素，例如硼或者铟，它们的价电子带都只有三个电子，第一预设浓度一般为1E18/cm3。P型低掺杂区为向衬底1上掺入离子浓度小于第二预设浓度的受主杂质所形成的，第二预设浓度一般为 1E14/cm3。N型重掺杂区为向衬底1上掺入离子浓度大于第一预设浓度的施主杂质而形成的，施主杂质可为五价元素砷、磷、锑等。
按照衬底侧面贴合衬底侧面的方式对多个单像素0进行排列，形成一个面阵列，构成面阵探测器。
具体实施时，当入射射线进入衬底1后，通过光电效应、康普顿效应或者正负电子对效应在衬底1中激发出电子载流子或空穴载流子。第一重掺杂区2 为收集电极，当第一重掺杂区2为N型重掺杂区，第二重掺杂区3为P型重掺杂区时，第一重掺杂区2加零电位，第二重掺杂区3加负偏压，利用第一重掺杂区2收集电子载流子；当第一重掺杂区2为P型重掺杂区，第二重掺杂区3 为N型重掺杂区时，第一重掺杂区2加零电位，第二重掺杂区3加正偏压，利用第一重掺杂区2收集空穴载流子，进而能够利用单像素0实现入射射线的能谱探测，利用多个单像素0组成的面阵结构实现对入射射线的位置识别，从而在保证SDD探测器能谱分辨的同时实现位置分辨。另外，本实施例所提供的面阵探测器还可以实现射线成像功能。
需要说明的是，衬底1的电阻率在1000-20000Ω.cm之间，其厚度在 100-500um之间。第一重掺杂区2的结深在0.3-1um之间，掺杂表面峰值浓度在 5E18/cm3-1E20/cm3之间。第二重掺杂区3的掺杂表面峰值浓度在 5E18/cm3-1E20/cm3之间。
作为一种可选的实施方式，如图1所示，衬底1的每一侧面上均设置有像素边缘隔离结构5，先在侧面上开设沟槽，然后在沟槽内设置像素边缘隔离结构 5。像素边缘隔离结构5的深度和宽度可以根据工艺加工能力和器件有效填充率整体优化设计，像素边缘隔离结构5的宽深比在1:20-1:100之间，图1所示的横向方向为宽度，图1所示的纵向方向为深度，并尽可能降低像素边缘隔离结构5 的死区面积。像素边缘隔离结构5可以为二氧化硅或者氮化硅等与硅工艺兼容的绝缘物质。通过像素边缘隔离结构5对多个单像素0组成的面阵结构进行像素分离，避免单像素间的电荷串扰。
像素边缘隔离结构5上设置有电位控制电极6，电位控制电极6可以为金属或者与第一重掺杂区2掺杂类型不同的重掺杂多晶硅等物质。即当第一重掺杂区2为N型重掺杂区时，第二重掺杂区3为P型重掺杂区，电位控制电极6为 P型重掺杂多晶硅，此时，第一重掺杂区2加零电位，第二重掺杂区3加负偏压，电位控制电极6加负偏压，进而调整电场7的方向，加速电子载流子的收集。当第一重掺杂区2为P型重掺杂区时，第二重掺杂区3为N型重掺杂区，电位控制电极6为N型重掺杂多晶硅，此时，第一重掺杂区2加零电位，第二重掺杂区3加正偏压，电位控制电极6加正偏压，进而调整电场7的方向，加速空穴载流子的收集。
如图2所示，像素边缘隔离结构5上还可以设置有多个电位控制电极6，多个电位控制电极6彼此之间均存在间隙。按照从下到上这一方向上电位控制电极6的顺序，多个电位控制电极6所加电压的数值梯度下降。即当第一重掺杂区2为N型重掺杂区时，第二重掺杂区3为P型重掺杂区，电位控制电极6为 P型重掺杂多晶硅，此时，第一重掺杂区2加零电位，第二重掺杂区3加负偏压，从下到上的多个电位控制电极6所加负偏压的数值依次减小，进而调整电场7 的方向，加速电子载流子的收集。当第一重掺杂区2为P型重掺杂区时，第二重掺杂区3为N型重掺杂区，电位控制电极6为N型重掺杂多晶硅，此时，第一重掺杂区2加零电位，第二重掺杂区3加正偏压，从下到上的多个电位控制电极6所加正偏压的数值依次减小，进而调整电场7的方向，加速空穴载流子的收集。
作为另一种可选的实施方式，如图3所示，衬底1的每一侧面上均设置有像素边缘电位控制电极8，像素边缘电位控制电极8的深度和宽度可以根据工艺加工能力和器件有效填充率整体优化设计，像素边缘电位控制电极8的宽深比在1:20-1:100之间，图3所示的横向方向为宽度，图3所示的纵向方向为深度，并尽可能降低像素边缘电位控制电极8的死区面积。像素边缘电位控制电极8 可以为金属或者与第一重掺杂区2掺杂类型不同的重掺杂多晶硅等物质。当第一重掺杂区2为N型重掺杂区时，第二重掺杂区3为P型重掺杂区，像素边缘电位控制电极8为P型重掺杂多晶硅，此时，第一重掺杂区2加零电位，第二重掺杂区3加负偏压，像素边缘电位控制电极8加负偏压，进而改变像素边缘电位控制电极8所在位置处的电势，调整电场7的方向，加速电子载流子的收集。当第一重掺杂区2为P型重掺杂区时，第二重掺杂区3为N型重掺杂区，像素边缘电位控制电极8为N型重掺杂多晶硅，此时，第一重掺杂区2加零电位，第二重掺杂区3加正偏压，像素边缘电位控制电极8加正偏压，进而改变像素边缘电位控制电极8所在位置处的电势，调整电场7的方向，加速空穴载流子的收集。另外，通过设置像素边缘电位控制电极8还可以对多个单像素0 组成的面阵结构进行分离，避免单像素间的电荷串扰。
如图4所示，衬底1的每一侧面上还可以均设置有多个像素边缘电位控制电极8，多个像素边缘电位控制电极8彼此之间均存在间隙。按照从下到上这一方向上像素边缘电位控制电极8的顺序，多个像素边缘电位控制电极8所加电压的数值梯度下降。当第一重掺杂区2为N型重掺杂区时，第二重掺杂区3为 P型重掺杂区，像素边缘电位控制电极8为P型重掺杂多晶硅，此时，第一重掺杂区2加零电位，第二重掺杂区3加负偏压，从下到上的多个像素边缘电位控制电极8所加负偏压的数值依次减小，进而改变像素边缘电位控制电极8所在位置处的电势，调整电场7的方向，加速电子载流子的收集。当第一重掺杂区2 为P型重掺杂区时，第二重掺杂区3为N型重掺杂区，像素边缘电位控制电极 8为N型重掺杂多晶硅，此时，第一重掺杂区2加零电位，第二重掺杂区3加正偏压，从下到上的多个像素边缘电位控制电极8所加正偏压的数值依次减小，进而改变像素边缘电位控制电极8所在位置处的电势，调整电场7的方向，加速空穴载流子的收集。
本实施例通过在衬底1的每一侧面上均设置像素边缘隔离结构5和电位控制电极6，或者在每一侧面上均设置像素边缘电位控制电极8，能够加速载流子的收集，进一步提高由多个单像素0所组成的面阵探测器的位置分辨率，还能避免单像素之间的电荷串扰。为了达到更好的隔离和加速效果，像素边缘隔离结构5和电位控制电极6可以覆盖整个侧面，或者像素边缘电位控制电极8可以覆盖整个侧面。
衬底1为柱形，其底面的形状可以为任意形状。为了进一步提高载流子的收集速度，在衬底1的上底面上还设置有与第一重掺杂区2的掺杂类型不同的多个第三重掺杂区4，具体的，通过离子注入形成多个第三重掺杂区4。每一第三重掺杂区4均为封闭图形，且包围第一重掺杂区2。第三重掺杂区4的掺杂表面峰值浓度在5E18/cm3-1E20/cm3之间。按照到第一重掺杂区2的距离的顺序，多个第三重掺杂区4所加电压的数值梯度上升或者梯度下降，距离第一重掺杂区2越近，第三重掺杂区4所加电压的数值越小。
第二重掺杂区3、电位控制电极6和第三重掺杂区4所加电压的极性相同，且第二重掺杂区3、电位控制电极6和第三重掺杂区4所加电压的数值依次减小，即第二重掺杂区3所加电压的数值大于电位控制电极6所加电压的数值，电位控制电极6所加电压的数值大于第三重掺杂区4所加电压的数值。具体而言，当第一重掺杂区2为N型重掺杂区时，第二重掺杂区3为P型重掺杂区，电位控制电极6为P型重掺杂多晶硅，第三重掺杂区4为P型重掺杂区，第一重掺杂区2加零电位，第二重掺杂区3加负偏压，电位控制电极6加负偏压，第三重掺杂区4加负偏压，且第二重掺杂区3、电位控制电极6和第三重掺杂区4三者所加电压的数值依次减小，进而通过对第二重掺杂区3、电位控制电极6和第三重掺杂区4施加不同的梯度电压，调整电场7的方向，保证衬底1内部形成类似半球形的电场7，即衬底1内各个空间点的电场方向都完全背向第一重掺杂区2，加速电子载流子的收集，进一步提高所组成面阵探测器的位置分辨率。当第一重掺杂区2为P型重掺杂区时，第二重掺杂区3为N型重掺杂区，电位控制电极6为N型重掺杂多晶硅，第三重掺杂区4为N型重掺杂区，第一重掺杂区2加零电位，第二重掺杂区3加正偏压，电位控制电极6加正偏压，第三重掺杂区4加正偏压，且第二重掺杂区3、电位控制电极6和第三重掺杂区4三者所加电压的数值依次减小，进而通过对第二重掺杂区3、电位控制电极6和第三重掺杂区4施加不同的梯度电压，调整电场7的方向，保证衬底1内部形成类似半球形的电场7，即衬底1内各个空间点的电场方向都完全指向第一重掺杂区2，加速空穴载流子的收集，进一步提高所组成面阵探测器的位置分辨率。
本领域技术人员可以理解的是，第二重掺杂区3、像素边缘电位控制电极8 和第三重掺杂区4所加电压的极性相同，且第二重掺杂区3、像素边缘电位控制电极8和第三重掺杂区4所加电压的数值依次减小，即第二重掺杂区3所加电压的数值大于像素边缘电位控制电极8所加电压的数值，像素边缘电位控制电极8所加电压的数值大于第三重掺杂区4所加电压的数值。与上述分析同理，这种设置方式同样可以加速载流子的收集，进一步提高所组成面阵探测器的位置分辨率。
为了进一步提高载流子的收集速度，理想状态下希望能够在上底面上设置尽可能多的第三重掺杂区4，但上底面的面积是有限的，为了在有限面积上设置尽可能多的第三重掺杂区4，第三重掺杂区4的形状和第一重掺杂区2的形状均与上底面的形状相同，从而能够进一步提高载流子的收集速度，提高所组成面阵探测器的位置分辨率。
如图5所示，其给出了上底面为矩形的单像素结构的俯视图。图6给出了上底面为矩形的单像素结构所组成的面阵探测器的俯视图。该面阵探测器内部包括多个单像素0，相邻的单像素0可以共用电位控制电极6或者像素边缘电位控制电极8，即相邻两个单像素0共用一个电位控制电极6，或者相邻两个单像素0共用一个像素边缘电位控制电极8，从而能够降低死区空间，提高像素结构填充率。每一单像素0可以实现入射射线的能谱探测，而面阵结构可以实现对入射射线的位置识别，并实现射线成像功能。
如图7所示，其给出了上底面为圆形的单像素结构的俯视图。图8给出了上底面为圆形的单像素结构所组成的面阵探测器的俯视图。该面阵探测器内部包括多个单像素0，相邻的单像素0可以共用电位控制电极6或者像素边缘电位控制电极8，即相邻两个单像素0共用一个电位控制电极6，或者相邻两个单像素0共用一个像素边缘电位控制电极8，从而能够降低死区空间，提高像素结构填充率。每一单像素0可以实现入射射线的能谱探测，而面阵结构可以实现对入射射线的位置识别，并实现射线成像功能。
如图9所示，其给出了上底面为六边形的单像素结构的俯视图。图10给出了上底面为六边形的单像素结构所组成的面阵探测器的俯视图。该面阵探测器内部包括多个单像素0，相邻的单像素0可以共用电位控制电极6或者像素边缘电位控制电极8，即相邻两个单像素0共用一个电位控制电极6，或者相邻两个单像素0共用一个像素边缘电位控制电极8，从而能够降低死区空间，提高像素结构填充率。每一单像素0可以实现入射射线的能谱探测，而面阵结构可以实现对入射射线的位置识别，并实现射线成像功能。
在组成面阵探测器后，为了方便对各个部件施加电压，如图11所示，单像素0上底面上相同位置处的第三重掺杂区4通过第一金属层9打孔互联，图11 给出了每一单像素0设置两个第三重掺杂区4的情形，此时，处于相同位置处的第三重掺杂区4分别通过第一金属层9打孔互联，进而设置了两个第一金属层9。单像素0上底面上的第一重掺杂区2通过金属10打孔引出。像素边缘电位控制电极8通过第二金属层11打孔互联，或者电位控制电极6通过第二金属层11打孔互联，进而能够同时对每个单像素0施加电压，施加电压的过程更加方便、简洁。当然，所有第二重掺杂区3也可以通过金属层打孔互联。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (5)

1.一种面阵探测器，其特征在于，所述面阵探测器包括多个单像素；
所述单像素包括柱形的衬底；所述衬底的上底面上设置有第一重掺杂区，所述第一重掺杂区为P型重掺杂区或者N型重掺杂区；所述衬底的下底面上设置有与所述第一重掺杂区的掺杂类型不同的第二重掺杂区；所述掺杂类型包括N型或者P型；所述第一重掺杂区为收集电极，当所述第一重掺杂区为N型重掺杂区，所述第二重掺杂区为P型重掺杂区时，所述第一重掺杂区加零电位，所述第二重掺杂区加负偏压，利用所述第一重掺杂区收集电子载流子；当所述第一重掺杂区为P型重掺杂区，所述第二重掺杂区为N型重掺杂区时，所述第一重掺杂区加零电位，所述第二重掺杂区加正偏压，利用所述第一重掺杂区收集空穴载流子；
所述衬底的上底面上还设置有与所述第一重掺杂区的掺杂类型不同的多个第三重掺杂区，每一所述第三重掺杂区均为封闭图形，且包围所述第一重掺杂区；按照到所述第一重掺杂区的距离的顺序，多个所述第三重掺杂区所加电压的数值梯度上升或者梯度下降；距离所述第一重掺杂区越近，所述第三重掺杂区所加电压的数值越小；
所述衬底的每一侧面上均设置有像素边缘隔离结构；所述像素边缘隔离结构上设置有电位控制电极，所述电位控制电极为与所述第一重掺杂区掺杂类型不同的重掺杂多晶硅；所述第二重掺杂区、所述电位控制电极和所述第三重掺杂区所加电压的极性相同，且所述第二重掺杂区、所述电位控制电极和所述第三重掺杂区所加电压的数值依次减小；或者，所述衬底的每一侧面上均设置有像素边缘电位控制电极；所述像素边缘电位控制电极为与所述第一重掺杂区掺杂类型不同的重掺杂多晶硅；所述第二重掺杂区、所述像素边缘电位控制电极和所述第三重掺杂区所加电压的极性相同，且所述第二重掺杂区、所述像素边缘电位控制电极和所述第三重掺杂区所加电压的数值依次减小；
按照衬底侧面贴合衬底侧面的方式对多个所述单像素进行排列，形成一个面阵列，构成面阵探测器。
2.根据权利要求1所述的一种面阵探测器，其特征在于，所述第三重掺杂区的形状和所述第一重掺杂区的形状均与所述上底面的形状相同。
3.根据权利要求1所述的一种面阵探测器，其特征在于，所述像素边缘隔离结构上设置有多个电位控制电极；按照从下到上这一方向上所述电位控制电极的顺序，多个所述电位控制电极所加电压的数值梯度下降。
4.根据权利要求1所述的一种面阵探测器，其特征在于，所述衬底的每一侧面上均设置有多个像素边缘电位控制电极；按照从下到上这一方向上所述像素边缘电位控制电极的顺序，多个所述像素边缘电位控制电极所加电压的数值梯度下降。
5.根据权利要求1所述的一种面阵探测器，其特征在于，相邻两个所述单像素共用一个所述电位控制电极；或者，相邻两个所述单像素共用一个所述像素边缘电位控制电极。
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