CN116504851A - 具备栅型结构电极的像素阵列探测器及其制备方法 - Google Patents
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Abstract
本申请属于辐射探测技术领域，具体涉及一种具备栅型结构电极的像素阵列探测器及其制备方法。该像素阵列探测器包含像素单元，且像素单元包含基体，该基体具备读取面与接收面，且读取面、接收面设于基体厚度方向的两端；在读取面、接收面中的至少一个形成有沟槽，沟槽内布置有阴极电极和/或阳极电极，其中，阴极电极位于读取面端，阳极电极位于接收面端；阴极电极和/或阳极电极为相互连接的栅部与支撑部形成的栅型结构。本申请设计的具备栅型结构的电极相较于现有技术的矩形或方形结构电极，电极面积有效减小，有利于降低像素阵列探测器的电容，并提高探测器的灵敏度。
Description
技术领域
本申请属于辐射探测技术领域，具体涉及一种具备栅型结构电极的像素阵列探测器及其制备方法。
背景技术
混合像素阵列探测器(HPAD)对在X射线同步辐射光源上进行的科学研究具有重大影响。广义地讲，HPAD通常为光子计数或积分型。它们之所以被称为“混合”，是因为它们的两个组成部分，半导体探测器和专用集成电路(ASIC)读出芯片是分开制造的，探测器像素通过凸点键合与读出ASIC的像素电连接。混合光子计数(HPC)像素探测器的示意图如图1所示，通过对电磁辐射中的光量子进行单独计数来测量X射线强度。顶部的传感器元件通常由掺杂的硅或碲化镉制成。它吸收X射线光子，并将其直接转化为电子-空穴对。底部的读出ASIC被分割成与探测器大小相同的像素。每个像素都包含电子电路，用于放大和计数传感器层中的X射线光子感应的电信号。探测器像素的电容、前置放大器、整形器和比较器的电子噪声以及探测器的泄漏电流等参数对探测结果造成影响。对于传统像素探测器，收集电极通常为完整的矩形或方形结构，如图2所示，该矩形或方形结构电极几乎覆盖整个表面。电极面积大导致高电容，电容是影响探测器噪声的主要因素，较大的噪声信号会降低探测器的检测性能和系统的信噪比。
发明内容
本申请的技术目的是至少解决了现有收集电极由于面积大导致高电容，进而降低探测器的检测性能和系统的信噪比等技术问题。
该目的是通过以下技术方案实现的：
第一方面，本申请提供了一种具备栅型结构电极的像素阵列探测器，所述像素阵列探测器包含像素单元，所述像素单元包含：
基体，所述基体具备读取面与接收面，所述读取面、接收面设于所述基体厚度方向的两端；所述读取面、接收面中的至少一个形成有沟槽，所述沟槽内布置有阴极电极和/或阳极电极，所述阴极电极位于读取面端，所述阳极电极位于接收面端；
所述阴极电极和/或阳极电极为相互连接的栅部与支撑部形成的栅型结构；
绝缘层，位于读取面和/或接收面上未布置电极的区域。
本申请设计的栅型结构电极相较于现有矩形或方形结构电极，电极面积有效减小，有利于降低探测器阵列的电容。
在本申请的一些实施方式中，所述栅部与沟槽的槽壁间留有间隙。该设置方式相当于对电极面积进一步减小，对改善探测器阵列的电容是有效的。
在本申请的一些实施方式中，所述栅部的数量可以是三个以上，比如三个、四个、五个等等。栅部的数量越多，对制备工艺要求越高，与此同时，电极的面积越小。
在本申请的一些实施方式中，所述栅部的数量为五个。
在本申请的一些实施方式中，所述栅部凸设于所述支撑部表面，该设置方式是从制备工艺出发，采用下述易操作的工艺制得了具备特殊结构的阴极电极和/或阳极电极，该电极不仅保证了电场分布均匀，而且对实现改善探测器阵列的电容是有利的。
在本申请的一些实施方式中，所述基体为n型基体，所述第一掺杂区域为p型掺杂区域，所述第二掺杂区域为n型掺杂区域；
或，
所述基体为p型基体，所述第一掺杂区域为n型掺杂区域，所述第二掺杂区域为p型掺杂区域。
在本申请的一些实施方式中，所述基体厚度为100μm～900μm；
所述第一掺杂区域厚度为0.1μm～5.0μm，掺杂浓度为1×1018/cm2～1×1020/cm2；
所述第二掺杂区域厚度为0.1μm～5.0μm，掺杂浓度为1×1018/cm2～1×1020/cm2。
在本申请的一些实施方式中，所述第一导电金属层或第二导电金属层的材质为Al或Cu或Al-Cu合金。
在本申请的一些实施方式中，所述基体的材质为半导体材料，所述半导体材料为Si、Ge、GaN、SiC、HgI2、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI2或AlSb中的一种或两种或多种。
在本申请的一些实施方式中，所述Si为超纯高阻硅、外延硅或者SOI中的任意一种。
在本申请的一些实施方式中，所述绝缘层的材质为二氧化硅，也可以是其他绝缘材料。
在本申请的一些实施方式中，所述基体为圆柱体或多边形柱体，所述多边形柱体为三棱柱体、方体或六棱柱体中的任意一种。
在本申请的一些实施方式中，像素单元组成M×N的探测器阵列，M、N均为正整数。
第二方面，本申请提供了一种具备栅型结构电极的探测器阵列的制备方法，所述制备方法如下：
提供基体并对其减薄、抛光处理；
在基体的读取面端和/或接收面端生长绝缘层，对绝缘层进行刻蚀形成沟槽，在沟槽中形成阴极电极和/或阳极电极，且阴极电极位于读取面端，阳极电极位于接收面端；所述阴极电极和/或阳极电极为相互连接的栅部与支撑部形成的栅型结构。
在本申请的一些实施方式中，所述阴极电极或阳极电极的形成过程如下：
对所述绝缘层进行刻蚀形成沟槽，并在沟槽底部预留具备部分厚度的绝缘层；
对所述沟槽进行离子注入用于在读取面表面或接收面表面嵌入形成掺杂区域；
刻蚀所述沟槽底部预留的具备部分厚度的绝缘层，并生长新绝缘层，其中，所述新绝缘层的厚度大于预留的具备部分厚度绝缘层的厚度；
对所述新绝缘层进行光刻用于形成贯通绝缘层的通孔，所述通孔周围余下部分新绝缘层；
在通孔中及余下的部分新绝缘层表面生长导电金属用于形成导电金属层；
其中，位于读取面端的掺杂区域与导电金属层配合形成阴极电极；位于接收面端的掺杂区域与导电金属层配合形成阳极电极。
在本申请的一些实施方式中，所述通孔的数量为两个以上，比如两个、三个、四个等等，且通孔的数量与栅部的数量相关。
在本申请的一些实施方式中，所述通孔优选为四个。
在本申请的一些实施方式中，所述方法还包括对余下部分新绝缘层表面生长的导电金属层进行光刻用于在栅部与沟槽的槽壁间形成间隙。
本申请公开技术方案的有益效果主要体现在如下：
本申请设计的具备栅型结构的电极相较于现有技术的矩形或方形结构电极，电极面积有效减小，在保证电场分布均匀性前提下，有利于降低像素阵列探测器的电容，并提高探测器的灵敏度。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的附图标记表示相同的部件。在附图中：
图1示意性地示出了背景技术中像素阵列探测器主要部件的原理图；
图2示意性地示出了背景技术中像素阵列探测器的结构示意图；
图3示意性地示出了带有电荷灵敏放大器的传感器元件的简化示意图；
图4示意性地示出了图2像素阵列探测器的俯视图；
图5示意性地示出了根据本申请实施方式的像素阵列探测器的结构示意图；
图6示意性地示出了图5像素阵列探测器的俯视图；
图7示意性地示出了图5中像素单元的结构示意图；
图8示意性地示出了图7中像素单元沿基体厚度方向的剖视图；
图9示意性地示出了图7中像素单元沿基体厚度方向的剖视图；
图10示意性地示出了图7中像素单元沿基体厚度方向的剖视图；
图11示意性地示出了图7中像素单元的工艺流程图；
图12示意性地示出了根据本申请实施方式的像素阵列探测器的实物照片；
图13示意性地示出了根据本申请实施方式的像素阵列探测器的CV测试曲线；
图14示意性地示出了根据本申请背景技术提到的像素阵列探测器的CV测试曲线；
附图中各标号表示如下：
100、像素单元；
200、基体；210、读取面；220、接收面；230、绝缘层；240、沟槽；
300、阴极电极；310、第一掺杂区域；320、第一导电金属层；321、栅部；322、支撑部；323、间隙；
400、阳极电极；410、第二掺杂区域；420、第二导电金属层；
坐标轴x向：像素单元的宽度或长度方向；
坐标轴y向：像素单元的长度或宽度方向；
坐标轴z向：像素单元的高度或厚度方向。
具体实施方式
现有技术中的像素探测器是通过像素单元有序阵列而成，其基本原理和很多其他类型的探测器原理一样是PN结或者PIN结。每个像素探测器的单元都由起传感作用的灵敏区和外端电子读出部分构成，当有带电粒子入射进入灵敏区时会产生电子-空穴对，在外加电场作用下向正负两极作漂移运动，被两极收集后通过外端集成电路对反馈的电流信号进行处理后，可以得到有关入射粒子的能量、位置、运动轨迹等信息。
现有传统像素探测器，收集电极通常为完整的矩形或方形结构，如图2所示，该矩形或方形结构电极几乎覆盖整个表面。电极面积大导致高电容，电容是影响探测器噪声的主要因素，较大的噪声信号会降低探测器的检测性能和系统的信噪比。
为进一步说明减小电容的必要性，本申请结合图3所示的带有电荷灵敏放大器的传感器元件进行说明。其中，像素单元的模拟部分由电荷灵敏放大器和比较器组成，结合图3可知，每个光子产生少量的电荷Qs。放大器具有电压增益A＝-Vout/Vin，输出为Vout，输入电压为Vin。对于A远大于1，Vf＝Vin-Vout≈A·Vin，由此得出存储在反馈电容器Cf上的电荷等于Qf＝Cf·Vf≈Cf·A·Vin。由于没有电流流入放大器，因此我们有Qf＝Qin，并得到有效输入电容Cin＝Qin/Vin≈Cf·A，电荷Qs在探测器和放大器之间平分。有效输入电容Cin＝Qin/Vin，如果Cdet小于输入电容Cin，则电荷大部分都收集在放大器中，即Qin≈Qs。得到Vout＝-A·Qs/Cin＝Qs/Cf。如果考虑放大器的暂态行为，则对放大器输入端的电荷脉冲Qs进行积分，并在输出端产生电压阶跃Qs/Cf的阶跃函数，其中，Cdet可以表示为结电容。因此，减小探测器的电容对于降低噪声电荷，并提高灵敏度显得尤为必要。进一步地，对动态P-N结探测器的电容进行如下推理：
动态P-N结电容定义为：C＝dQ/dV，其中，C为结电容，dQ为反向偏置电压每增加dV时空间电荷数的增量。空间电荷Q＝q0NeffAW，其中，A为光电探测器的面积，也可与如下电极面积S含义相同；微分dQ可得dQ＝q0NeffAdW，因此：
上式中，W为耗尽层深度或厚度，Neff为有效掺杂浓度。
根据半导体物理，以及电场和电位分布的连续性，耗尽层深度W与偏置电压V的关系可以表示为：
其中，
在偏置电压V大于或等于全耗尽电压Vfd时，有W(Vfd)＝d和：
d是探测器有效区域的厚度，则可得到如下数学关系式：
对于大反向偏置电压(V>>Vbi)，电容与电压的关系可表示为C∝(1/V)1/2。最后，当电压达到全耗尽电压Vfd(W＝d)时，电容可表示为：
上述数学关系式中，ε为硅介电常数，ε0为真空介电常数，A为电极面积，d为探测器有效区域的厚度，在一定条件下，也可以是耗尽层深度或厚度，CGC称为几何电容。
由此可知，电容与探测器的几何结构相关。
进一步的对上述关系式进行变形并继续进行探究：
其中，S为收集电极面积，D为耗尽层厚度，ε为真空介电常数与硅介电常数的乘积，耗尽层厚度D会影响结电容，耗尽层厚度越大，结电容越小。电极面积S越小，结电容越小。
而偏置电压与耗尽层厚度的关系如下：
式中ε为真空介电常数与硅介电常数的乘积，ρ为电阻率，μ是多数载流子迁移率。Si-PIN探测器的耗尽层厚度D会随着偏置电压Vbias的增加而变厚，直到探测器完全耗尽D不再随着偏置电压Vbias而变化。
所以在探测器完全耗尽时偏置电压Vbias增加不会再使耗尽层厚度D变大，所以完全耗尽后探测器结电容Cd的大小与电极面积有关。
探测器结电容Cd与电极面积成正比；
有效平行噪声ENCpar可以表示为：
其中Ileak为探测器的漏电流，tpeak是输出信号的峰值响应时间，可以看出有效平行噪声与漏电流是正比关系，所以漏电流小会使得探测器的性能更好。
有效串联噪声ENCseries可以表示为：
其中Ct为探测器的总输入电容，tpeak是输出信号的峰值响应时间。也可以看出电容与噪声的关系，当探测器电容小的时候，噪声会更小，探测器的灵敏度会更高。
因此，通过减小电极面积S，可以减小探测器的电容。
如图2、图4、图5、图6可知，本申请对设计的探测器中像素单元的电极面积进行计算并与背景技术中像素单元的电极面积进行比较。
结合图6可知，S2＝L×W-2m×n×(p-1)；其中，p为栅部的数量；
结合图4可知，S1＝L×W；
由上述计算数值进一步推算，得到如下数学关系式：
由此可知，相较于图2所示的矩形收集电极，本申请设计的具备栅型结构电极可通过有效减少电极面积从而减少探测器的电容，并提高探测器的灵敏度。
下面详细介绍本申请设计的具备栅型结构电极的像素阵列探测器，该像素阵列探测器包含像素单元，如图7所示，像素单元100包含基体200，且基体200具备一定厚度，本申请优选其为100μm～900μm。由基体200组成的像素单元100可以是圆柱体或多边形柱体，其中，多边形柱体为三棱柱体、方体或六棱柱体中的任意一种，像素单元组成M×N的探测器阵列，M、N均为正整数。本申请优选在方体中设计具备栅型结构的电极。其中基体200的材质为半导体材料，该半导体材料可以是Si、Ge、GaN、SiC、HgI2、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI2或AlSb中的一种或两种或多种，其中，当半导体材料为硅时，其可为超纯高阻硅、外延硅或者SOI中的任意一种，且超纯高阻硅、外延硅或者SOI为本领域常规的任意形式的材质，在其表面方便刻蚀。
结合图5、6可知，本申请在2×2的阵列中讨论像素单元100，像素单元100的基体200具备读取面210与接收面220，且读取面210、接收面220设于基体200厚度方向的两端，如图7所示，坐标轴z向为像素单元的高度或厚度方向，则读取面210、接收面220沿坐标轴z向布置。其中，读取面210用于布置外端电子读出电路，接收面220用于接收带电粒子，如X射线或其他带电粒子。
在读取面210和/或接收面220中形成沟槽240，沟槽240可以是圆形槽，也可以是多边形槽，本申请优选在方体柱的像素单元100中布置有方形槽，方形槽的深度、宽度、宽度等尺寸结合探测器件尺寸，本申请不作赘述。
在沟槽240内布置有阴极电极300和/或阳极电极400，阴极电极300为相互连接的栅部321与支撑部322形成的栅型结构；阳极电极也为相互连接的栅部与支撑部形成的栅型结构，且附图中未直接体现阳极电极的各部件编号，但其实际存在，且各结构的尺寸与阳极电极相比，可以一致也可以不一致，均在本申请保护范围内。在读取面210上未布置阴极电极300的区域形成有绝缘层230；在接收面220上未布置阳极电极400的区域也形成有绝缘层。
具体的，阴极电极300包含第一掺杂区域310及第一导电金属层320，第一掺杂区域310嵌入读取面210中，第一导电金属层320设于第一掺杂区域310表面；第一导电金属层320与第一掺杂区域310配合形成具备栅型结构的阴极电极300，该具备栅型结构的阴极电极300与外端电子读出电路相连并与后续的放大电路配合，且连接方式可以是bonding-bonding技术，也可是其他技术。与此同时，该像素单元100还包含位于基体200的接收面220端的阳极电极400，该阳极电极400包含第二掺杂区域410与第二导电金属层420，其中，第二掺杂区域410嵌入接收面220中并覆盖整个接收面220，且第二导电金属层420与第二掺杂区域410相互接触配合用于形成阳极电极400，如果将阳极电极400也制成栅型结构，其有利于进一步保证电场分布的均匀性。
该像素单元100的制备方式包含：首先提供基体并对其减薄、抛光处理；其次，在基体的读取面端和/或接收面端生长绝缘层，对绝缘层进行刻蚀形成沟槽，在沟槽中形成阴极电极和/或阳极电极；且阴极电极位于读取面端，阳极电极位于接收面端；其中，阴极电极和/或阳极电极为相互连接的栅部与支撑部形成的栅型结构。
该像素单元100的工作原理包括：带电粒子沿接收面220入射，产生电子-空穴对，载流子在耗尽的硅体内移动形成电信号，信号通过读取面210的电极及后续放大电路读出。
本申请设计的具备栅型结构电极的像素阵列探测器能实现有效减小电极面积，该设计方式在不影响电场均匀分布的前提下，有利于降低探测器阵列的电容，并提高探测器的灵敏度。该像素阵列探测器在X射线像探测器领域具备较好应用前景。
在一些实施例中，栅部与沟槽的槽壁间留有间隙，该设置方式相当于对电极面积进一步减小，对改善探测器阵列的电容是有效的。
在一些实施例中，栅部凸设于支撑部表面，该设置方式是从制备工艺出发，采用下述易操作的工艺制得了具备特殊结构的阴极电极，该阴极电极对实现改善探测器阵列的电容是有利的。当然也可以将栅部与支撑部设计为其底面与顶面均处于相同的平面，虽然本申请在附图中未体现，但其实际存在。
在一些实施例中，基体为n型基体，第一掺杂区域为p型掺杂区域，第二掺杂区域为n型掺杂区域；或者，基体为p型基体，第一掺杂区域为n型掺杂区域，第二掺杂区域为p型掺杂区域。且各掺杂区域为重度掺杂区域，掺杂元素包含硼或磷等。
在一些实施例中，基体厚度为100μm～900μm。其中，基体厚度可以是100μm、200μm、300μm、400μm、500μm、600μm、700μm、800μm、900μm中的任意一种或满足该范围值中的任意一种厚度。
在一些实施例中，第一掺杂区域厚度为0.1μm～5.0μm，掺杂浓度为1×1018/cm2～1×1020/cm2。其中，第一掺杂区域厚度可以是0.1μm、0.5μm、1.0μm、1.5μm、2.0μm、2.5μm、3.0μm、3.5μm、4.0μm、4.5μm、5.0μm中的任意一种或满足该范围值中的任意一种厚度。此外，掺杂浓度可以是1×1018/cm2、1×1019/cm2或1×1020/cm2中的任意一种或满足该范围值中的任意一种浓度。
在一些实施例中，第二掺杂区域厚度为0.1μm～5.0μm，掺杂浓度为1×1018/cm2～1×1020/cm2。其中，第二掺杂区域厚度可以是0.1μm、0.5μm、1.0μm、1.5μm、2.0μm、2.5μm、3.0μm、3.5μm、4.0μm、4.5μm、5.0μm中的任意一种或满足该范围值中的任意一种厚度。此外，掺杂浓度可以是1×1018/cm2、1×1019/cm2或1×1020/cm2中的任意一种或满足该范围值中的任意一种浓度。
在一些实施例中，第一导电金属层或第二导电金属层的材质为Al或Cu或Al-Cu合金，也可以为其他本领域常规的任意形式导电材料。
在一些实施例中，绝缘层的材质为二氧化硅，也可以为其他本领域常规的任意形式绝缘材料。
如图8所示，本申请提供了只在基体200的读取面210端设计具备栅型结构的阳极电极，如图9所示，本申请在图8所示的结构基础上，在栅部321与沟槽240的槽壁间留有间隙，优选最外端的栅部321。如图10所示，本申请在图9所示的结构基础上，在基体200的接收面220端也设计了与阳极电极具备相同结构的栅型电极。
下面将进一步参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例1
提供了一种像素单元，该像素单元如图8、图9所示，在基体200的读取面210端首先布置有绝缘层230，该绝缘层230具备一定厚度，其具体厚度需要结合探测器件尺寸，本实施例不作赘述，且绝缘层230完全覆盖基体200的顶面，绝缘层230的材质可以是二氧化硅，其中，二氧化硅方便刻蚀，在绝缘层230上形成有沟槽240，在沟槽240内布置有阴极电极300，该阴极电极300包含第一掺杂区域310及第一导电金属层320，其中，第一掺杂区域310嵌入读取面210中，第一导电金属层320为栅部321、支撑部322连接形成的栅型结构。进一步结合图8可知，支撑部322的底面贴合第一掺杂区域310的顶面设置，支撑部322与栅部321形成高度差，具体的，连接部322的顶面连接栅部321的底面，本申请优选各栅部321的高度相等，且栅部321的底面与连接部322的顶面处于同一平面，且栅部321高出支撑部322的具体数值，本申请不作特殊限定。本实施例优选栅部数量为5，故本实施例设计的具备栅型结构电极相较于图2所示的矩形收集电极，其电极面积减少了，而为进一步减少电极面积，如图9所示，本申请还优选远离支撑部322，且位于最外端的栅部321与沟槽240的槽壁间留有间隙，在其他因素或条件等均保持一致前提下，相比较而言，图9设计的像素单元的电极面积要小于图8所示的像素单元。
因此，本实施例设计的具备栅型结构电极可以实现有效减少电极面积的技术目的。
本实施例制备的像素单元阵列排布形成的探测器的图片如图12所示，结合图12可知，阳极电极呈现典型的栅型结构。
实施例2
提供了一种实施例1所示像素单元的制备方法，具体制备工艺过程可以为图11所示的步骤，也可以是其他步骤。
结合图11可知，工艺步骤如下：
(a)提供硅晶圆并对其减薄、抛光处理；其中，减薄及抛光处理为本领域常规任意形式工艺，本申请不作赘述。得到厚度为500μm的硅晶圆；
(b)在硅晶圆的读取面端生长二氧化硅膜层，该二氧化硅膜层的厚度，本实施例不作特殊限定；
(c)对上述二氧化硅膜层进行刻蚀形成沟槽，并在沟槽底部预留厚度为20nm的二氧化硅膜层；
(d)对沟槽进行离子注入用于在读取面表面嵌入形成第一掺杂区域；掺杂浓度为1×1019/cm2，掺杂厚度为1μm；
(e)刻蚀沟槽底部预留的厚度为20nm的二氧化硅膜层；
(f)在沟槽中生长新二氧化硅膜层，其中，新二氧化硅膜层的厚度为1μm；
(g)对新二氧化硅膜层进行光刻用于形成贯通新二氧化硅膜层的通孔，通孔周围余下部分新二氧化硅膜层；这里每次光刻形成一个通孔，也可以光刻形成一个以上的通孔，本实施例优选光刻形成四个通孔；
(h)在通孔中及余下的部分新绝缘层表面生长导电金属用于形成第一导电金属层；
(i)对余下部分新绝缘层表面生长的第一导电金属层进行光刻用于在阴极电极与沟槽的槽壁间形成间隙；其中，光刻结束后的第一导电金属层与第一掺杂区域配合形成阴极电极；
(j)在硅晶圆的接收面端进行离子注入用于形成第二掺杂区域
(k)在第二掺杂区域表面生长导电金属用于形成第二导电金属层，且第二导电金属层与第二掺杂区域配合形成阳极电极，掺杂浓度为1×1019/cm2，掺杂厚度为为1μm。
上述实施例只公开了一种制备方法，还可以将步骤(j)与(k)调整至步骤(d)之后，其他保持相同。
本申请公开的制备方法还可以包含在掺杂后进行退火处理。
本申请公开的制备方法还可以包含在步骤(b)中，在硅晶圆的读取面端及接收面端均生长二氧化硅膜层，后续对接收面端的二氧化硅膜层进行刻蚀。
此外，上述刻蚀、光刻、离子注入、生长等工艺均为本领域常规的任意形式工艺，本申请不作特殊限定。
本申请还探究了包含实施例1像素单元的探测器的电容性能，并与现有技术中的矩形结构像素单元进行比对：
结合图6所示结构，像素单元的尺寸满足：L＝90μm，W＝60μm，n＝25μm，m＝10μm；
结合图4所示结构，像素单元的尺寸满足：L＝90μm，W＝60μm。
在其他尺寸同前提下，制成相同M×N的阵列，并在同等条件下进行电容测试，测试结果如图13、图14所示。
结合图13、图14可知，本申请保护的探测器的电容有下降。
因此，本实施例设计的具备栅型结构电极可以实现有效减少电极面积的技术目的。
应理解的是，文中使用的术语仅出于描述特定示例实施方式的目的，而无意于进行限制。除非上下文另外明确地指出，否则如文中使用的单数形式“一”、“一个”以及“所述”也可以表示包括复数形式。术语“包括”、“包含”、“含有”以及“具有”是包含性的，并且因此指明所陈述的特征、步骤、操作、元件和/或部件的存在，但并不排除存在或者添加一个或多个其它特征、步骤、操作、元件、部件、和/或它们的组合。文中描述的方法步骤、过程、以及操作不解释为必须要求它们以所描述或说明的特定顺序执行，除非明确指出执行顺序。还应当理解，可以使用另外或者替代的步骤。
以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种具备栅型结构电极的像素阵列探测器，其特征在于，所述像素阵列探测器包含像素单元，所述像素单元包含：
基体，所述基体具备读取面与接收面，所述读取面、接收面设于所述基体厚度方向的两端；所述读取面、接收面中的至少一个形成有沟槽，所述沟槽内布置有阴极电极和/或阳极电极，所述阴极电极位于读取面端，所述阳极电极位于接收面端；
所述阴极电极和/或阳极电极为相互连接的栅部与支撑部形成的栅型结构；
绝缘层，位于读取面和/或接收面上未布置电极的区域。
2.根据权利要求1所述阵列探测器，其特征在于，所述栅部凸设于所述支撑部表面；
优选地，所述栅部与沟槽的槽壁间留有间隙。
3.根据权利要求1或2所述阵列探测器，其特征在于，所述阴极电极包含第一掺杂区域及第一导电金属层，所述第一掺杂区域嵌入所述读取面中，所述第一导电金属层设于所述第一掺杂区域表面；
所述阳极电极包含第二掺杂区域与第二导电金属层，所述第二掺杂区域嵌入所述接收面中，所述第二导电金属层设于所述第二掺杂区域表面。
4.根据权利要求3所述阵列探测器，其特征在于，所述基体为n型基体，所述第一掺杂区域为p型掺杂区域，所述第二掺杂区域为n型掺杂区域；
或，
所述基体为p型基体，所述第一掺杂区域为n型掺杂区域，所述第二掺杂区域为p型掺杂区域。
5.根据权利要求3所述阵列探测器，其特征在于，所述基体厚度为100μm～900μm；
所述第一掺杂区域厚度为0.1μm～5.0μm，掺杂浓度为1×1018/cm2～1×1020/cm2；
所述第二掺杂区域厚度为0.1μm～5.0μm，掺杂浓度为1×1018/cm2～1×1020/cm2。
6.根据权利要求3所述阵列探测器，其特征在于，所述第一导电金属层或第二导电金属层的材质为Al或Cu或Al-Cu合金。
7.根据权利要求1或2或4或5所述阵列探测器，其特征在于，所述基体的材质为超纯高阻硅、外延硅或者SOI中的任意一种；
所述绝缘层的材质为二氧化硅。
8.一种具备栅型结构电极的像素阵列探测器的制备方法，其特征在于，所述制备方法如下：
提供基体并对其减薄、抛光处理；
在基体的读取面端和/或接收面端生长绝缘层，对绝缘层进行刻蚀形成沟槽，在沟槽中形成阴极电极和/或阳极电极，且阴极电极位于读取面端，阳极电极位于接收面端；所述阴极电极和/或阳极电极为相互连接的栅部与支撑部形成的栅型结构。
9.根据权利要求8所述制备方法，其特征在于，所述阴极电极的形成过程如下：
对所述绝缘层进行刻蚀形成沟槽，并在沟槽底部预留具备部分厚度的绝缘层；
对所述沟槽进行离子注入用于在读取面表面或接收面表面嵌入形成掺杂区域；
刻蚀所述沟槽底部预留的具备部分厚度的绝缘层，并生长新绝缘层，其中，所述新绝缘层的厚度大于预留的具备部分厚度绝缘层的厚度；
对所述新绝缘层进行光刻用于形成贯通绝缘层的通孔，所述通孔周围余下部分新绝缘层；
在通孔中及余下的部分新绝缘层表面生长导电金属用于形成导电金属层；
其中，位于读取面端的掺杂区域与导电金属层配合形成阴极电极；位于接收面端的掺杂区域与导电金属层配合形成阳极电极。
10.根据权利要求9所述制备方法，其特征在于，所述通孔的数量为两个以上。
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