CN113269709A - 探测半导体晶片中缺陷的方法及半导体晶片缺陷探测系统 - Google Patents

Abstract

一种半导体晶片缺陷探测系统拍摄半导体晶片的测试图像。所述系统利用使用机器学习过程训练的分析模型来分析测试图像。分析模型基于测试图像产生仿真集成电路布局。所述系统通过将仿真集成电路布局与参考集成电路布局进行比较来探测半导体晶片中的缺陷。

Description

探测半导体晶片中缺陷的方法及半导体晶片缺陷探测系统

技术领域

本公开的实施例涉及半导体处理的领域。本公开的实施例更具体来说涉及在半导体处理期间探测半导体晶片中的缺陷。

背景技术

集成电路的制作通常通过对半导体晶片实行大量的处理步骤来完成。处理步骤通常导致结合半导体衬底以高度复杂的排列形成大量晶体管。处理步骤还导致形成介电层、金属内连线、通孔、插塞及其他集成电路结构及组件。

在半导体晶片的处理期间中，在处理步骤之间实行缺陷查看常常是有益的。然而，半导体晶片上所形成的许多特征非常小。探测这些非常小的特征中的缺陷可能非常困难。实行缺陷查看在时间及资源方面可为成本非常高的。此外，由于探测缺陷方面的困难，许多缺陷可能在缺陷查看过程期间未被探测到。当完成对晶片的处理时，此可导致集成电路运行不良或不运行。

发明内容

本发明实施例提供一种用于探测半导体晶片中的缺陷的方法，包括：拍摄所述半导体晶片的测试图像；通过分析所述测试图像产生仿真集成电路布局；以及基于所述仿真集成电路布局识别所述半导体晶片中的缺陷。

本发明实施例提供一种用于探测半导体晶片中的缺陷的方法，包括使用机器学习过程对仿真布局产生系统进行训练，以产生仿真集成电路布局；向所述仿真布局产生系统提供所述半导体晶片的测试图像；使用所述仿真布局产生系统产生仿真集成电路布局；以及将所述仿真集成电路布局与参考集成电路布局进行比较。

本发明实施例提供一种半导体晶片缺陷探测系统，包括：仿真布局产生系统，被配置成接收半导体晶片的测试图像并基于所述测试图像产生仿真集成电路布局；以及缺陷探测系统，被配置成将所述仿真集成电路布局与参考集成电路布局进行比较并基于所述仿真集成电路布局与所述参考集成电路布局之间的差异来探测所述半导体晶片中的缺陷。

附图说明

图1是根据一个实施例的半导体晶片缺陷探测系统的方块图。

图2是根据一个实施例的半导体晶片缺陷探测系统的方块图。

图3是根据一个实施例的半导体晶片的图示。

图4示出根据一个实施例的半导体晶片图像及布局。

图5是根据一个实施例的用于探测半导体晶片中的缺陷的方法的流程图。

图6是根据一个实施例的用于探测半导体晶片中的缺陷的方法的流程图。

具体实施方式

在以下说明中，针对集成电路管芯内的各个层及结构阐述许多厚度及材料。通过实例的方式给出各种实施例的具体尺寸及材料。根据本公开，所属领域中的技术人员应认识到，可在不背离本公开的范围的情况下在许多情形中使用其他尺寸及材料。

以下公开内容提供用于实施所述主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本说明。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所例示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

在以下说明中，陈述某些具体细节以提供对本公开各种实施例的透彻理解。然而，所属领域中的技术人员应理解，可在没有这些具体细节的情况下实践本公开。在其他情况中，未详细阐述与电子组件及制作技术相关联的众所周知的结构，以避免不必要地使本公开实施例的说明模糊不清。

除非上下文另有要求，否则在说明书及以上权利要求书通篇中，词语“包括(comprise)”及其变化形式(例如“comprises”及“comprising”)应被视为具有开放、包含性意义，即，“包括但不限于”。

所使用的例如第一、第二及第三等序数词未必暗示经过排名的次序意义，而是可仅在动作或结构的多个例子之间进行区分。

在本说明书通篇中所提及的“一个实施例”或“实施例”意指结合所述实施例阐述的特定特征、结构或特性包含在至少一个实施例中。因此，在本说明书通篇各个地方出现的短语“在一个实施例中”或“在实施例中”未必全部指代同一实施例。此外，在一个或多个实施例中，可以任何合适的方式对所述特定特征、结构或特性进行组合。

除非内容另有清晰指示，否则在本说明书及所附权利要求书中所使用的单数形式“一(a、an)”及“所述(the)”包括复数所指物。还应注意，除非内容另有清晰指示，否则用语“或”一般来说是以其包括“和/或”在内的意义采用。

本公开的实施例提供对半导体晶片的更简单、更有效且更便宜的缺陷查看。本公开的实施例拍摄被查看的半导体晶片的图像。本公开的实施例分析图像并利用机器学习过程来基于所述图像针对被查看的半导体晶片产生仿真集成电路布局。本公开的实施例将仿真集成电路布局与和参考半导体晶片相关联的参考集成电路布局进行比较。通过识别仿真集成电路布局与参考集成电路布局的差异而容易且准确地识别被查看的晶片中的缺陷。缺陷查看过程是简单的、有效的，并且在时间及资源方面相对便宜。因此，本公开的实施例由于处理中的缺陷被识别及校正而形成具有较少缺陷的半导体晶片。

图1是根据实施例的半导体晶片缺陷查看系统100的方块图。半导体晶片缺陷查看系统100包括成像系统102、仿真布局产生系统106、缺陷定位器108及缺陷分析器110。半导体晶片缺陷查看系统100的组件协作来识别及分析半导体晶片104中的缺陷。

在一个实施例中，成像系统102被配置成产生半导体晶片104的图像。成像系统102可在半导体处理步骤之间拍摄半导体晶片104的图像。由成像系统102拍摄的图像可用于识别半导体晶片104中的缺陷。

半导体晶片缺陷查看系统100可为半导体处理系统的部分。半导体处理系统对半导体晶片104实行大量的半导体工艺。半导体工艺可包括光刻工艺、刻蚀工艺、薄膜沉积工艺、平坦化工艺、掺杂工艺、退火工艺、及其他类型的工艺。

在一个实施例中，在已经实行这些工艺中的一者或多者之后，检查半导体晶片104的缺陷可能是有益的。此可帮助确保所述一个或多个前述工艺已经实现其预期目的。如果存在缺陷，则可能需要调整工艺或与工艺相关联的参数，以确保将来不存在缺陷。如果不存在缺陷，则工艺正常进行。

在一个实例中，一系列半导体工艺会在介电衬底上形成金属线。因此，半导体工艺可包括使用薄膜沉积工艺在半导体晶片104上形成介电衬底、使用第二薄膜沉积工艺在介电衬底的顶部上形成金属层、以及在金属层上沉积硬掩模并将硬掩模图案化。半导体工艺可还包括在图案化硬掩模存在的情况下刻蚀金属层，从而从金属层形成金属线。金属线具有硬掩模的图案。然后移除硬掩模，留下金属线。

在此实例中，金属线的图案由先前产生的集成电路布局来界定。集成电路布局的一个实例是仿真图形数据库系统(simulated graphic database system，GDS)布局，但也可使用其他类型或格式的布局。集成电路布局界定金属线的掩模图案。在已经利用用于产生用于半导体处理的布局的一个或多个专用软件程序来产生集成电路布局之后，可根据所述布局产生光刻掩模。集成电路布局一般来说具有清楚、清晰明显的特征。半导体晶片缺陷查看系统100利用布局掩模的性质来辅助识别缺陷，如将在以下更详细地阐述。

继续金属线的实例，在已经形成金属线之后，将半导体晶片104带到成像系统102以发起缺陷查看过程。成像系统102拍摄半导体晶片104的多个图像。半导体晶片104的每一区被拍摄成所述图像中的至少一者。半导体晶片104的每一区可被拍摄在多个图像中。所述图像可包括具有不同分辨率的图像。举例来说，半导体晶片104的特定区可以第一分辨率水平成像。然后，所述区的各个子区可以第二更高的分辨率水平成像，以放大感兴趣的区域，如将在以下更详细地阐述。

在一个实施例中，成像系统102将图像传递到仿真布局产生系统106。仿真布局产生系统106分析图像并针对每一图像产生仿真集成电路布局。在一个实施例中，仿真集成电路布局是GDS布局。仿真集成电路布局是具有将形成图像中所拍摄的结构或特征的图案的布局的仿真。仿真集成电路布局可用于识别半导体晶片104中的缺陷。

回到其中已经在半导体晶片104上形成金属线的实例，在仿真布局产生系统106已经针对每一图像产生仿真集成电路布局之后，仿真布局产生系统106将仿真图像传递到缺陷定位器108。缺陷定位器108针对每一仿真集成电路布局检索参考集成电路布局。参考集成电路布局与用于产生半导体晶片104的区的特征的实际布局对应。

在缺陷定位器108已经检索到针对每一仿真图像的参考图像之后，缺陷定位器108通过将仿真集成电路布局与对应的参考集成电路布局进行比较来识别半导体晶片104的图像中的缺陷。其中仿真集成电路布局不同于参考集成电路布局的区域对应于缺陷的区域。因此，缺陷定位器108可通过识别仿真集成电路布局与其对应的参考集成电路布局之间的差异来快速识别图像中的缺陷的区域。

由于仿真集成电路布局与参考集成电路布局具有清楚、清晰明显的特征，因此在比较中，仿真集成电路布局与其对应的参考集成电路布局之间的任何差异将容易被注意到。因此，缺陷定位器108可通过将仿真集成电路布局与参考集成电路布局进行比较来快速且可靠地识别缺陷的区域。

在一个实施例中，在缺陷定位器108识别缺陷的区域之后，将图像以及识别缺陷的区域的信息传递到缺陷分析器110。缺陷分析器110可将由成像系统102产生的图像中的缺陷的区域聚焦或放大。缺陷分析器110可能使技术人员能够快速地将图像中的相关区域放大及聚焦，以确定缺陷的性质及缺陷的可能原因。在一个实施例中，在缺陷定位器108已经识别出缺陷的区域之后，成像系统102可产生缺陷的区域的更高分辨率的图像。

在一个实施例中，成像系统102可包括电子显微镜。成像系统102产生半导体晶片104的各个区的电子显微镜图像。然后可将电子显微镜图像传递到仿真布局产生系统106。作为另一种选择，成像系统102可包括其他类型的成像系统。在不背离本公开的范围的情况下，所述其他类型的成像系统可包括光学成像系统、原子力显微镜成像系统、或其他类型的成像系统。

图2是根据实施例的缺陷查看系统200的一部分的方块图。系统200包括训练集数据库202、深度学习单元204、图像处理单元206、缺陷探测系统210及结果数据库212。缺陷查看系统200的组件辅助探测半导体晶片中的缺陷。

在一个实施例中，训练集数据库202包括图像数据库214。图像数据库214在半导体处理的特定阶段之后对一个或多个半导体晶片的多个图像进行存储。举例来说，如果系统200用于在金属1中形成金属线之后探测缺陷，则图像数据库214可包括在金属1中形成金属线之后半导体晶片的各个区的图像。半导体晶片的各个区的图像用于机器学习过程，如将在以下更详细地阐述。

在一个实施例中，训练集数据库202包括布局数据库。布局数据库包括多个集成电路布局。布局数据库216中的每一集成电路布局与半导体晶片的特定区域或区的布局对应。更具体来说，每一布局与半导体晶片的在来自图像数据库214的相应图像中拍摄的区对应。因此，来自布局数据库216的每一布局被链接到来自图像数据库214的图像。作为另一种选择，多个布局可与单个图像相关联，或者多个图像可与单个布局相关联。

在一个实施例中，来自图像数据库的图像及来自布局数据库216的布局与标记的训练集数据对应。训练集的数据项包括来自图像数据库214的图像及来自布局数据库216的布局。标记会识别哪个布局来自布局数据库216或哪些布局与来自图像数据库214的每一图像对应。

深度学习单元204利用来自训练集数据库202的训练集数据来实行深度学习过程。具体来说，深度学习单元204经历机器学习过程，机器学习过程利用训练集来对深度学习单元204进行训练以基于半导体晶片的图像来再现布局。换句话说，深度学习单元利用训练集来学习如何产生与半导体晶片的图像中的图案匹配的布局。

在一个实施例中，深度学习单元204对分析模型(例如神经网络)进行训练。在训练过程期间，神经网络从图像数据库214接收半导体晶片的图像作为输入。在训练过程期间，神经网络基于一组内部函数输出每一图像的布局。内部函数是基于与神经网络的每一神经层的神经元相关联的加权值。在训练期间，深度学习单元204将由神经网络产生的每一布局与用于制作图像中的晶片的部分的布局进行比较。深度学习单元204产生误差函数，所述误差函数指示由神经网络产生的布局与实际布局的匹配的紧密程度。深度学习单元204然后调整神经网络的内部函数。由于神经网络基于内部函数产生布局，因此调整内部函数将导致针对同一图像产生不同的布局。调整内部函数会使得所产生的布局生成更大的误差函数(与实际布局的匹配更差)或更小的误差函数(与实际布局的匹配更好)。在调整神经网络的内部函数之后，再次将图像传递到神经网络，并且产生布局并将所述布局与实际布局进行比较。深度学习单元204再次调整神经网络的内部函数。在跟踪误差函数及调整神经网络的内部函数的非常大量的迭代中重复此过程，直到找到形成与实际布局匹配的仿真布局的一组内部函数。

在训练过程开始时，所产生的布局可能与实际布局不太匹配。然而，随着训练过程通过调整神经网络的内部函数的多次迭代而行进，误差函数将变得越来越小，直到找到使得所产生的布局与实际布局匹配的一组内部函数。对一组内部函数的识别使得匹配布局与训练过程的完成对应。一旦训练过程完成，神经网络便可用来探测晶片中的瑕疵。

在一个实施例中，深度学习单元204利用卷积神经网络模型。卷积神经网络模型包括多层神经元。以张量(tensor)的形式将图像数据输入到卷积神经网络。神经元的第一卷积层根据与第一层的神经元相关联的加权函数及参数来处理图像数据。具体来说，第一层对张量实行卷积运算。结果是一系列降维的张量。然后将这些降维张量传递到第二卷积神经层。第二卷积神经层对从第一卷积神经层接收的张量实行卷积运算。最终将张量传递到一个或多个完全连接的层。完全连接的层对图像的每一区域实行分类。分类的结果是其中图像的每一区域已经被转换成布局的一部分的GDS型布局。通过将从最终完全连接的层输出的布局的各个部分拼接在一起，产生与图像对应的布局。如上所述，训练过程会对卷积神经网络进行训练，以通过调整与卷积神经网络的每一神经层相关联的函数，针对每一图像产生与用于产生在图像中拍摄的特征的实际布局匹配的布局。在不背离本公开的范围的情况下，深度学习单元204可包括除卷积神经网络之外的模型或算法。

在一个实施例中，在深度学习单元204已经对分析模型或算法进行训练之后，将分析模型或算法导入到图像处理单元206中。图像处理单元206能够利用由深度学习单元204产生的模型或算法来产生仿真集成电路布局。

在一个实施例中，图像处理单元206接收测试图像208。测试图像208与由成像系统102拍摄的半导体晶片104的图像对应，如针对图1所述。产生测试图像208是为了判断半导体晶片104中是否存在缺陷。

在一个实施例中，图像处理单元206针对每一测试图像208产生相应的仿真集成电路布局。图像处理单元206根据由深度学习单元204产生的算法或模型产生仿真集成电路布局。由图像处理单元206产生的仿真集成电路布局与将形成测试图像208中所示特征的预测布局对应。图像处理单元206可针对从成像系统102接收的大量测试图像208产生仿真集成电路布局。然后将仿真集成电路布局传递到缺陷探测系统210及结果数据库212。

在一个实施例中，缺陷探测系统210判断半导体晶片104中是否存在缺陷。缺陷探测系统210通过分析基于半导体晶片104的图像产生的仿真集成电路布局来判断是否存在缺陷。仿真集成电路布局可提供半导体晶片104中存在缺陷的指示。

在一个实施例中，缺陷探测系统210通过将仿真集成电路布局与参考集成电路布局进行比较来识别缺陷。具体来说，缺陷探测系统210将每一仿真集成电路布局与对应的参考集成电路布局进行比较。如果在仿真集成电路布局中存在不同于参考集成电路布局的区域，则此指示在半导体晶片104中在与仿真集成电路布局中的差异区域对应的位置处存在缺陷。

在一个实施例中，缺陷探测系统210通过实行图像减影操作(image subtractionoperation)将仿真集成电路布局与参考集成电路布局进行比较，在图像减影操作中，从参考集成电路布局减去仿真集成电路布局，或反之。减影的结果是突出其中在仿真集成电路布局与参考集成电路布局之间存在差异的那些区域的布局。如果参考集成电路布局与仿真集成电路布局相同，则得到的布局将是空白的。如果仿真集成电路布局与参考集成电路布局不相同，则在减影布局上在与其中仿真集成电路布局和参考集成电路布局不同的位置对应的位置处将存在指示符。

在一个实施例中，缺陷探测系统210记录缺陷的位置。缺陷探测系统210可将如减影图像上指示的缺陷的位置映射到半导体晶片104上的位置。此是由于拍摄测试图像208的成像系统会记录每一测试图像208的位置信息。位置信息指示半导体晶片104的在每一测试图像208中拍摄的区域。将此信息提供到缺陷探测系统210。由于每一仿真集成电路布局是基于测试图像，因此由仿真集成电路布局指示的缺陷位置，或者根据仿真集成电路布局及参考集成电路布局产生的减影布局可被映射到测试图像208上的位置，所述位置继而被映射到半导体晶片104的位置。

在一个实施例中，在已经探测到缺陷位置之后，将缺陷位置信息传递到缺陷分析器213。缺陷分析器213可接收测试图像208及测试图像208上的缺陷位置坐标。缺陷分析器213可辅助分析缺陷。

在一个实施例中，缺陷分析器213将测试图像208中的缺陷的位置放大。缺陷分析器213然后可示出缺陷的放大视图，以供专家查看。一个或多个专家可基于由缺陷分析器213呈现的缺陷地点的分析来确定缺陷的可能原因。

在一个实施例中，缺陷分析器213可利用缺陷分析工具来分析缺陷位置。缺陷分析工具可包括可分析测试图像的各个方面的分析模型及其他软件应用程序。缺陷分析工具可提供关于缺陷原因的指示。

在一个实施例中，在缺陷探测系统210已经探测到缺陷之后，成像系统102可自动拍摄缺陷位置的新图像。新图像可包括半导体晶片104上的缺陷位置的高分辨率图像。可将新的高分辨率图像提供到缺陷分析器213，以供专家和/或软件系统查看。

在一个实施例中，结果数据库212存储仿真集成电路布局。在图像处理单元206产生仿真集成电路布局之后，可将仿真集成电路布局提供到用于存储的结果数据库212。在一个实施例中，缺陷探测系统210还可提供缺陷位置数据、减影布局(subtracted layout)及测试图像208。

图3是根据一个实施例的半导体晶片104的图示。图3所示的图示示出半导体晶片104被分成多个区302。成像系统102可拍摄每一区302的测试图像208。作为另一种选择，成像系统102可仅拍摄选定的区302的测试图像208。在实践中，半导体晶片104可包括比图3中所示多很多数目的区302。每一测试图像208可拍摄面积小于1μm²的区302。在不背离本公开的范围的情况下，测试图像208可拍摄其他大小的区域。

图4示出根据一个实施例的用于识别半导体晶片104中的缺陷的多个布局及图像。图4示出测试图像208、参考图像402、仿真集成电路布局404、参考集成电路布局406、及差异布局408。各种图像及布局用于探测半导体晶片104中的缺陷。

在一个实施例中，测试图像208是半导体晶片104的区302的图像。可在已经对半导体晶片104实行一个或多个半导体工艺之后拍摄测试图像208。测试图像208可为电子显微镜图像、光学图像、x射线散射图像、或其他类型的图像。

在一个实施例中，参考图像402是参考半导体晶片的图像。参考图像402与参考半导体晶片的和对半导体晶片104拍摄的测试图像208相同的区对应。在实践中，已知参考半导体晶片没有缺陷。因此，参考图像402不包含缺陷。相反，参考图像402示出如果正确形成的话测试图像208的特征应该是何样子。

在一个实施例中，仿真集成电路布局404是由图像处理单元(例如图2所示图像处理单元206)根据测试图像208产生。如以上针对图2所述，图像处理单元206使用深度学习算法处理测试图像208，并产生将形成测试图像208的特征的仿真集成电路布局404。如图4中可见，参考集成电路布局包括清楚、清晰定义的特征。此与具有不太明显的特征的测试图像208形成对比。

参考集成电路布局406是用于产生特征及参考图像402的布局。使用软件程序产生例如参考集成电路布局406等布局。所述布局示出将在半导体晶片上形成的特征的位置及形状。所述布局是用来产生用于将半导体晶片上的特征图案化的光刻掩模。参考集成电路布局406示出将在处理的特定阶段中在半导体晶片上形成的特征的整个布局的非常小的部分。在一个实施例中，参考集成电路布局406是GDS布局，但在不背离本公开的范围的情况下，可利用其他类型的布局。

在一个实施例中，由仿真集成电路布局404及参考集成电路布局406产生差异布局408。差异布局408与参考集成电路布局406和仿真集成电路布局404之间的差异对应。如果特征存在于参考集成电路布局406中的特定位置处，但不存在于仿真集成电路布局404的所述位置中，则差异图像将包含差异特征。在其他实施例中，如果特征不存在于参考集成电路布局406中的特定位置处，而是存在于仿真集成电路布局404的所述位置中，则差异图像将包含差异特征。

在图4所示实例中，差异布局408在除了差异位置410之外的所有位置处为空白的。差异位置410是黑色的，清晰地指示仿真集成电路布局404与参考集成电路布局406之间的差异区域。差异位置410与测试图像208中的缺陷位置411对应。

仿真集成电路布局404的产生极大地辅助探测半导体晶片104中的缺陷。基于测试图像208与参考图像402之间的直接比较来探测缺陷可能非常困难。此是由于测试图像208及参考图像402包括高水平的细节、弯曲的特征、以及颜色或灰度方面的微小差异。由于在整个测试图像208及参考图像402中可能存在小的差异，因此难以探测到效果。仿真集成电路布局404及参考集成电路布局406仅具有二进制着色(binary coloration)及清晰、清晰界定的特征。仿真集成电路布局404与参考集成电路布局406之间的差异非常容易被探测到。

图5是根据一个实施例的用于探测半导体晶片中的缺陷的方法500的流程图。在502处，方法500包括拍摄半导体晶片的测试图像。半导体晶片的一个实例是图3所示半导体晶片104。测试图像的一个实例是图4所示测试图像208。在504处，方法500包括通过分析测试图像产生仿真集成电路布局。仿真集成电路布局的一个实例是图4所示仿真集成电路布局404。在506处，方法500包括基于仿真集成电路布局识别半导体晶片中的缺陷。

图6是根据一个实施例的用于探测半导体晶片中的缺陷的方法600的流程图。在602处，方法600包括使用机器学习过程对仿真布局产生器进行训练，以产生仿真集成电路布局。仿真布局产生器的一个实例是图1所示仿真布局产生器106。在604处，方法600包括向仿真布局产生系统提供半导体晶片的测试图像。测试图像的一个实例是图4所示测试图像208。在606处，方法600包括使用仿真布局产生系统产生仿真集成电路布局。仿真集成电路布局的一个实例是图4所示仿真集成电路布局404。在608处，方法600包括将仿真集成电路布局与参考集成电路布局进行比较。

用于探测半导体晶片中的缺陷的方法的一个实施例包括拍摄半导体晶片的测试图像。所述方法包括通过分析所述测试图像产生仿真集成电路布局以及基于所述仿真集成电路布局识别所述半导体晶片中的缺陷。

在相关实施例中，识别所述半导体晶片中的缺陷包括：将所述仿真集成电路布局与参考集成电路布局进行比较。

在相关实施例中，将所述仿真集成电路布局与所述参考集成电路布局进行比较包括：产生与所述参考集成电路布局和所述仿真集成电路布局之间的差异对应的差异布局。

在相关实施例中，识别所述半导体晶片中的缺陷包括：识别所述差异布局中的差异位置。

在相关实施例中，所述参考集成电路布局是用来产生用于半导体处理的光刻掩模的布局。

在相关实施例中，所述的方法还包括：使用图像处理系统产生所述仿真集成电路布局。

在相关实施例中，所述的方法还包括：使用机器学习过程对所述图像处理系统进行训练以基于测试图像产生仿真集成电路布局。

在相关实施例中，所述机器学习过程包括利用包括训练图像及训练布局的标记训练集。

用于探测半导体晶片中的缺陷的方法的一个实施例包括使用机器学习过程对仿真布局产生系统进行训练，以产生仿真集成电路布局以及向所述仿真布局产生系统提供半导体晶片的测试图像。所述方法包括使用所述仿真布局产生系统产生仿真集成电路布局以及将所述仿真集成电路布局与参考集成电路布局进行比较。

在相关实施例中，所述的方法还包括：基于所述仿真集成电路布局与所述参考集成电路布局之间的差异来探测所述半导体晶片中的缺陷。

在相关实施例中，对所述仿真布局产生系统进行训练包括：对所述仿真布局产生系统进行训练，以针对多个训练图像产生与训练集成电路布局匹配的仿真集成电路布局。

半导体晶片缺陷探测系统的一个实施例包括仿真布局产生系统，所述仿真布局产生系统被配置成接收半导体晶片的测试图像并基于所述测试图像产生仿真集成电路布局。所述系统包括缺陷探测系统，所述缺陷探测系统被配置成将所述仿真集成电路布局与参考集成电路布局进行比较并基于所述仿真集成电路布局与所述参考集成电路布局之间的差异来探测所述半导体晶片中的缺陷。

在相关实施例中，所述的半导体晶片缺陷探测系统还包括成像系统，所述成像系统被配置成通过对所述半导体晶片进行成像来拍摄所述测试图像。

在相关实施例中，所述成像系统包括以下中的一者或多者：电子显微镜；亮场光学成像系统；以及暗场光学成像系统。

在相关实施例中，所述仿真布局产生系统包括深度学习单元，所述深度学习单元被配置成通过一个或多个机器学习过程来学习用于基于测试图像产生仿真集成电路布局的算法。

在相关实施例中，所述的半导体晶片缺陷探测系统还包括图像处理单元，所述图像处理单元被配置成实施所述算法。

在相关实施例中，所述图像处理单元被配置成对所述测试图像进行处理并使用所述算法产生所述仿真集成电路布局。

在相关实施例中，所述仿真布局产生系统包括训练集数据库，所述训练集数据库包括用于对所述深度学习单元进行训练的训练集数据。

在相关实施例中，所述训练集数据库包括：图像数据库，包括所述训练集数据的训练图像；以及布局数据库，包括所述训练集数据的训练布局。

在相关实施例中，所述训练图像是一个或多个参考半导体晶片的图像，其中所述训练布局是与对所述一个或多个参考半导体晶片进行处理相关联的布局。

可对上述各种实施例进行组合以提供进一步的实施例。如果需要，可修改实施例的各个方面，以采用各种专利、申请及出版物的概念来提供再一步的实施例。

根据以上详细说明，可对实施例进行这些及其他改变。一般来说，在以上权利要求书中，所使用的用语不应被解释为将权利要求书限制于说明书及权利要求书中所公开的特定实施例，而是应被解释为包括所有可能的实施例以及此权利要求书被授权的等效构造的全部范围。因此，权利要求书不受本公开的限制。

Claims (10)

1.一种用于探测半导体晶片中的缺陷的方法，包括：

拍摄所述半导体晶片的测试图像；

通过分析所述测试图像产生仿真集成电路布局；以及

基于所述仿真集成电路布局识别所述半导体晶片中的缺陷。

2.根据权利要求1所述的方法，其中识别所述半导体晶片中的缺陷包括：将所述仿真集成电路布局与参考集成电路布局进行比较。

3.根据权利要求2所述的方法，其中将所述仿真集成电路布局与所述参考集成电路布局进行比较包括：产生与所述参考集成电路布局和所述仿真集成电路布局之间的差异对应的差异布局。

4.根据权利要求1所述的方法，还包括：使用图像处理系统产生所述仿真集成电路布局。

5.一种用于探测半导体晶片中的缺陷的方法，包括：

使用机器学习过程对仿真布局产生系统进行训练，以产生仿真集成电路布局；

向所述仿真布局产生系统提供所述半导体晶片的测试图像；

使用所述仿真布局产生系统产生仿真集成电路布局；以及

将所述仿真集成电路布局与参考集成电路布局进行比较。

6.根据权利要求5所述的方法，还包括：基于所述仿真集成电路布局与所述参考集成电路布局之间的差异来探测所述半导体晶片中的缺陷。

7.根据权利要求5所述的方法，其中对所述仿真布局产生系统进行训练包括：对所述仿真布局产生系统进行训练，以针对多个训练图像产生与训练集成电路布局匹配的仿真集成电路布局。

8.一种半导体晶片缺陷探测系统，包括：

仿真布局产生系统，被配置成接收半导体晶片的测试图像并基于所述测试图像产生仿真集成电路布局；以及

缺陷探测系统，被配置成将所述仿真集成电路布局与参考集成电路布局进行比较并基于所述仿真集成电路布局与所述参考集成电路布局之间的差异来探测所述半导体晶片中的缺陷。

9.根据权利要求8所述的半导体晶片缺陷探测系统，还包括成像系统，所述成像系统被配置成通过对所述半导体晶片进行成像来拍摄所述测试图像。

10.根据权利要求8所述的半导体晶片缺陷探测系统，其中所述仿真布局产生系统包括深度学习单元，所述深度学习单元被配置成通过一个或多个机器学习过程来学习用于基于测试图像产生仿真集成电路布局的算法。

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