CN113260133A

CN113260133A - 一种用于bnct回旋加速器的低电平系统

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Publication number: CN113260133A
Application number: CN202110430921.1A
Authority: CN
Inventors: 付晓亮; 殷治国; 张天爵; 纪彬
Original assignee: China Institute of Atomic of Energy
Current assignee: China Institute of Atomic of Energy
Priority date: 2021-04-21
Filing date: 2021-04-21
Publication date: 2021-08-13
Anticipated expiration: 2041-04-21
Also published as: CN113260133B

Abstract

本发明公开了一种用于BNCT回旋加速器的高频低电平系统，包括两路腔体控制系统和一路聚束器控制系统；该两路腔体控制系统包括两路幅度相位解调器、两路相位鉴别器、两路幅度PID控制器、两路相位PID控制器；所述两路相位鉴别器分别通过相位变化计算腔体谐振频率和外部DDS输出频率的差值，再根据频率差值调整腔体谐振频率，使得腔体谐振频率外部DDS输出频率保持一致；所述两路腔体控制系统和一路聚束器控制系统采用三合一高集成度融合的方法将三个系统揉在一起，提高了FPGA和CPU的集成度、节省了ADC接口的数量、避免了采用外部商用信号源，减少了PCB板面积，实现了系统的高集成度。本发明实现了一种适用于BNCT回旋加速器的，高集成度的，低成本的低电平系统。

Description

一种用于BNCT回旋加速器的低电平系统

技术领域

本发明属于加速器高频系统技术领域，尤其涉及一种用于BNCT回旋加速器的高频低电平系统。

背景技术

回旋加速器在国防科技以及核物理，材料科学和生命科学等基础科学中有着重要的应用，在能源，工农业，医学等领域的应用也十分广泛。在国防核科技领域中，回旋加速器生产的强流质子束可用于构成核数据测量所需的白光中子源、单能中子源等；使用强流质子束轰击靶产生的放射性核束，可用于测量不稳定核的核数据。在医学领域中，回旋加速器生产的质子束可用于生产放射性医用同位素；利用高能质子束可以对癌症进行放射治疗；基于强流加速器的硼中子俘获治疗(BNCT)中子源适合安装在医院实时生产药物对病人进行治疗。此外，回旋加速器生产的强流粒子束也是地面模拟研究核武器、核动力装置和航天器等国防装备的器件抗辐射加固技术经济可行的方法。

BNCT回旋加速器可以分为单腔体和多腔体两种类型。单腔体回旋加速器的高频系统包含一个腔体，一台发射机和一套低电平系统。多腔体回旋加速器包含两个腔体，一般将这两个腔体分为两组进行控制，因此其高频系统包含两个发射机，两套低电平系统。在BNCT回旋加速器中，为了提升束流强度，还需要在离子源输入线上安装聚束器系统。聚束器系统与低电平系统必须保持相参，两套低电平系统之间也必须保持相参。在现有技术中，对多腔体BNCT回旋加速器和单腔体BNCT回旋加速器采用的低电平系统方案是完全不同的，而且解决方案的系统采样频率依赖于被采样信号的频率，使得系统的适应性受到限制。对于多腔体、包含聚束器系统的BNCT回旋加速器，其低电平系统需要控制三路信号的幅度相位闭环控制、两组腔体的调谐控制、两组腔体的打火检测和反射功率检测以及两组腔体的自动启动运行控制。

对于多腔体带有聚束器系统的回旋加速器，现有技术实现的低电平系统结构复杂、集成度低、硬件成本高。结构复杂和集成度低的原因之一是：受半导体时代因素制约，传统方式对于应用于回旋加速器两个腔体和一个聚束器的场合，其解决方式是采用多片FPGA配上多片DSP实现功能，很显然，1片FPGA本身占地就很大，如果是多片占地就更大，再在加上多片DSP，同时每个DSP为了运行还要外挂存储器，FPGA本身运行还需要存储器，这样就形成多块控制器芯片，再加上多个存储器，这种结构很明显占地大。除此以外，如此多器件放上去还要为PCB板留出走线的地方，这就很不容易做成豆腐块大小的尺寸了。结构复杂和集成度低的原因之二是：三合一集成方式是一种简单叠加的方式，简单叠加方式只是把三个系统的板子复制粘贴在一起，其结果端口一个都能少，端口多则占地就多。结构复杂和集成度低的原因之三是：使用FPGA和处理器集成在一起的芯片的PCB设计难度很大。难度之一：多层高频板布线需要严格控制走线长度和阻抗，失败率非常高,对设计人员来说难度很大：难度之二：由于芯片本身集成了FPGA和ARM处理器，需要设计人员同时具备两种处理器的专业知识，设计时如果一边出错整个系统就废掉了，集成度高的损失就更大。难度之三：集成布线难上加难。FPGA本身布线很难，ARM处理器布线也很难，把两个放到一起再布线就难上加难。

发明内容

本发明针对现有技术存在的问题，提出一种于BNCT回旋加速器的低电平系统，目的在于通过整个系统融合的技术，实现低电平系统的高集成度，简化低电平系统结构，降低硬件成本，便于维护和调试。

本发明为解决其技术问题采用以下技术方案。

一种用于BNCT回旋加速器的高频低电平系统，包括两路腔体控制系统和一路聚束器控制系统；所述两路腔体控制系统用于分别控制两路腔体的幅度、相位、调谐，所述一路聚束器控制系统用于控制聚束器的幅度和相位；该两路腔体控制系统包括两路幅度相位解调器、两路相位鉴别器、两路幅度PID控制器、两路相位PID控制器；所述两路相位鉴别器分别通过相位变化计算腔体谐振频率和外部DDS输出频率的差值，再根据频率差值调整腔体谐振频率，使得腔体谐振频率外部DDS输出频率保持一致；

其特征在于：所述两路腔体控制系统和一路聚束器控制系统采用三合一高集成度融合的方法将三个系统揉在一起，提高了FPGA和CPU的集成度、节省了ADC接口的数量、避免了采用外部商用信号源，减少了PCB板面积，实现了系统的高集成度。

所述提高了FPGA和CPU的集成度，具体为：在一个芯片内集成1个FPGA和双核CPU，每个CPU负责一个腔体，1个FPGA和双核CPU只需要挂仔一个内存就可以同时满足两者需求，芯片集成度高、且FPGA与CPU之间的通讯采用芯片级别的速度；FPGA和双核CPU之间的通讯和数据访问都在芯片内部进行，完全不占用PCB面积。

所述节省了ADC接口的数量，具体为：所述两路相位鉴别器包含两路相位值的差值计算，其中一路复用了腔体反馈信号(A或B)的相位解调值，另一路相位值来自调谐输入信号(D或E)的相位解调值，进一步的，相位鉴别电路可以使用ADC来采集高频信号的相位信息，也可以使用数字时钟IO作为一位ADC来采集高频信号的相位信息。

所述节省了ADC接口的数量，具体为：E端口的相位鉴别器输入端省略了ADC接口、直接采用IO接口获得相位信息，再通过NCO、乘法器、低通滤波器、CORDIC坐标旋转矢量计算机，计算出对应腔体的进入腔体前的相位信息，从而使得该相位鉴别器又省略一路ADC。

所述低电平系统的两路幅度PID控制器接收来自ARM处理器的设定值，并与幅度解调电路的解调值进行比较，得到误差信号后，通过比例-积分-微分运算得出幅度调节值，作用于幅度调制器上；所述低电平系统的相位PID控制器接收来自ARM处理器的设定值，并与相位解调电路的解调值进行比较，得到误差信号后，通过比例-积分-微分运算得出相位调节值，作用于相位调制电路上。

所述两路幅度相位解调器包括：数字下变频电路，低通滤波电路，IQ坐标到幅度-相位坐标转换电路；其中，数字下变频电路将输入的高频信号下变频至基带和二倍频率，低通滤波器将二倍频率滤除后，得到的结果输入到IQ坐标到幅度-相位坐标转换电路；IQ坐标到幅度-相位坐标转换电路将IQ信号转换到幅度-相位坐标后，即可得到输入的高频信号的幅度和相位解调值；该幅度和相位解调电路的工作时钟频率与输入的高频信号频率无关，二者之间不需要满足任何特殊关系；进一步的，解调电路的工作时钟频率可以小于，等于，或者大于输入的高频信号频率，而不影响系统的输出结果；特别的，该幅度和相位解调电路的工作频率可以由ARM处理器进行在线配置，无需做任何硬件或软件上的改动，即可适用于不同频率的高频系统。

所述该相位鉴别电路的工作时钟频率与输入的高频信号频率无关，二者之间不需要满足任何特殊关系；进一步的，解调电路的工作时钟频率可以小于，等于，或者大于输入的高频信号频率，而不影响系统的输出结果；特别的，该相位鉴别电路的工作频率可以由ARM处理器进行在线配置，无需做任何硬件或软件上的改动，即可适用于不同频率的高频系统。

该高频低电平系统的硬件系统的高频信号包括两路腔体取样信号(A、B)、一路聚束器取样信号(C)、两路调谐输入信号(D、E)、两路腔体打火检测输入信号(F、G)、一路追踪输入信号(H)、四路输出信号(I、J、K、L)。两路腔体取样信号和两路腔体打火检测输入信号分别来自于被控制的两组腔体，一路聚束器取样信号来自于聚束器腔体，两路调谐输入信号来自于两台发射机的传输线上的定向耦合器的正向取样，四路输出信号中，有两路(I、J)输出到两台发射机，一路(K)输出到聚束器系统的放大器，另一路(L)作为追踪输入信号连接到到追踪输入信号接口；

该低电平系统的两路腔体取样信号(A、B)、调谐输入信号(D、E)、腔体打火检测输入信号(F、G)、追踪输入输出信号(H、L)的频率相同。其中，A、D、F、I为与一组腔体相关的信号，B、E、G、J为与另一组腔体相关的信号，C、K为与聚束器系统相关的信号，H、L为两组腔体公用信号；

该聚束器系统相关的信号C、K既可以使用与上述信号A相同频率的信号，也可以使用多个信号A的高次谐波信号合成特殊的聚束波形。该特殊聚束波形信号依然由一路输入信号采样，并由一路输出信号控制其幅度和相位。

所述低电平系统包含4路ADC、4路DAC和4路数字时钟IO共12路高频接口，对应上述A到K代表的12路信号；其中，4路ADC和4路DAC的数字信号总线连接到FPGA，4路数字时钟IO接口通过单端转差分电路连接到FPGA。该4路数字时钟IO接口即可以作为输入接口，又可以作为输出接口，由FPGA配置实现输入和输出的切换。

所述低电平系统的输出NCO经过带通滤波器后形成最终的模拟信号；带通滤波器是额外的模块，不包含在本系统中；根据处理的信号的频率，更换相应的带通滤波器；所述低电平系的FPGA固件程序的采样时钟为一个固定值，与系统工作频率无关；所述低电平系统的连锁保护包含但不限于打火检测、反射功率检测、发射机状态联锁、腔体水冷状态联锁、加速器主磁场联锁等；所述低电平系统的ARM处理器固件程序包含系统的自动启动运行程序，与上位机的通讯程序，上位机的命令解码程序、异常情况保护程序等。

本发明的优点效果

1本发明实现了一种适用于BNCT回旋加速器的，高集成度的，低成本的低电平系统。以一套低电平系统硬件完成了对三路高频信号的幅度相位控制和两组腔体的调谐控制，该系统可适用于不同频率的BNCT回旋加速器而不需要做任何硬件和软件上的修改。

2.本发明实现的低电平系统，可以通过软件编程改变频率以适应不同频率的高频系统，具有非常强的适应性，实现了“一次设计，处处运行”，极大减少了低电平系统的开发成本。

3.本发明相较传统系统，极大节省了硬件资源，提升了集成度，提高了系统的可靠性。

附图说明

图1为本发明的系统框图；

具体实施方式

本发明设计原理

1、本发明设计难点：难点在于实现PCB板的高集成度。所述高集成度，从本发明硬件实物图看，PCB板尺寸只有7-8个U盘大小，尺寸为11×11厘大，和同类功能的PCB板相比，尺寸仅为同类功能PCB板的十分之一。集成度高是大家普遍的愿望，但是很难做到。

2、高集成度设计原理。1)设计初期的器件选型上的高集成度：采用1片芯片里面，既有FPGA、又有双核ARM处理器，双核ARM处理器当做两个CPU使用。1片芯片里面设有FPGA+CPU的优势是：只需要挂同一个内存就可以同时满足两者需求。第一，芯片集成度高，PCB占地面积小，第二，共享存储器，进一步缩小了PCB占地面积，提高了集成度；第三，FPGA和CPU之间的通讯和数据访问都在芯片内部进行，完全不占用PCB面积；还因为是芯片级别的速度，速度非常之快，不像PCB板上的连线，PCB板上的连线的传输速度受到工艺限制，很难有人在PCB板上实现非常高的速度，很容易失败、造价非常高；2)选用FPGA和处理器集成在一起的芯片后，又进行了很多改进，比如让FPGA和ARM共享存储器，又少占用很多地方；3)高集成度走线。虽然板子只有豆腐块大，但在不到2毫米地方走了14层线，电路集成度非常高；4)采用融合方法实现三合一：本发明融合的第一点体现：三个系统使用同一个时钟源，该时钟源是FPGA内部时钟源，不依靠任何外部信号源，由板子上50兆晶振提供；本发明融合的第二点体现：除了共享时钟源以外，还减少端口。在做幅相解调时就把相位复用了一遍，两个腔体各节省一个，就省出2个端口；E端口直接用IO实现采集相位信息，不需要ADC，又节省1个ADC端口。节省端口就是节省面积，也就是PCB能做成豆腐块大小的原因之一；本发明融合的第三点体现：采用1个FPGA+双核ARM芯片集合，而且同一个芯片内，分别负责一路腔体控制，既能通讯又能互相独立工作；而其他系统采用简单复制方法则需要3片FPGA，6片DSP。

本发明三合一真正实现了把三个系统揉在一起而非简单复制，将三个系统揉在一起的好处是：第一减少ADC数量的使用；第二，不仅减少ADC端口使用数量，甚至可以不用ADC，直接采用IO把波形的相位信息保留出来，用数字端口实现相位检测，甚至系统里所有的数字IO端口都可以实现相位检测结果，适用性大大提升。如图1所示，E端口不用ADC只是一个示范，同样在D端口也可以不用ADC，这样整个系统就节省了2个ADC，又因为在D端口和E端口还分别借用了A端口和B端口的相位信息，又可以不用ADC，所以整个系统揉在一起后一共节省了4个ADC。总之，三个系统揉在一起后，不但处理器部分PCB面积减少了很多，而且整个端口的数量都下降了，很多信息可以共用，所以整个面积就减少了，集成度自然提高上去了。

3、系统全部在线可编程设计原理。本发明除了集成度高以外，还有另外一个特点，系统工作不依赖于外部商用信号源，自己板子晶振产生时钟，提供三路信号控制，CPU1和CPU2完全可编程，当外部高频频率发生变化时，通过CPU1和CPU2改变运行频率，整个系统就可以应用到不同频率上。只要更换外部带通滤波器(带通滤波器是在系统之外，所以更换其对系统不会有任何影响)，改写上位机运行频率参数，其他地方一点不需要动，系统全部在线可编程。

4、通用性设计。其一、三路信号控制是回旋加速器领域信号需求最多的，三路控制系统设计完成后，不仅可用于BNCT强流加速器，也可以用于单个腔体加速器，也可用于2个腔体的加速器中。其二、BNCT回旋加速器特点是：14Mev，束流流强1毫安，1毫安流强是目前最高流强、很难做到。很明显，本发明是用于强流回旋加速器中，既然可用于强流也可以用于弱流回旋加速器中，只要把聚束器拿掉就可以变为弱流回旋加速器，因此，这个系统一旦做完就不需要再做其他系统了，一套做完就可以满足需求了。

总结：本发明特点是：集成度高、通用、适应性很强。实现三合一的难点不是不容易想到，而是不容易做到。把1个芯片里把FPGA和CPU柔和在一起，虽然这个芯片的技术是早就有的，但因为使用难度极大，所以，至今为止，未见有报道把该芯片应用到BNCT回旋加速器领域。

本发明集成度高的原因是：第一、采用FPGA和ARM处理集成在一个芯片的方案，方案本身就节省了很大BCB面积；第二、FPGA和处理器共享存储器，进一步减少PCB占地面积；第三，系统采用三个融合在一起的方式，自然节省很多ADC端口，使得整个系统只用4个ADC、4个DAC、4个时钟端口就可以实现两个系统的功能。在柔和的过程中，采用了特殊的技术合办法：相位鉴别器可以从幅度相位解调中借用一路信号而省略ADC；相位鉴别器甚至可以省略ADC而直接采用IO端口检测相位信息。用以上方法将三个系统揉到一起，效果不仅是叠加的效果，而且是预料不到的效果，效果非常好。

基于以上原理，本发明设计了一种用于BNCT回旋加速器的高频低电平系统

补充说明：

相位鉴别器的作用。D路实现维持腔体调谐，本发明系统是他激系统，他激系统一旦上位机设定DDS输出频率，短时间内该频率是不变的，如果该腔体谐振频率和DDS输出不一样只能通过调节腔体谐振频率来适应DDS的输出频率。调节腔体谐振频率的方法是，首先要知道腔体谐振频率和DDS输出频率差多少，然后移动腔体尾部调节电容，则腔体谐振频率随之改变。这就需要知道腔体谐振频率和DDS驱动频率差多少，需要通过相位鉴别器电路来实现。虽然我们想知道这两个频率是多少，但无法直接测量腔体谐振频率是多少，但是可以通过腔体相位变化来知道腔体谐振频率和外部DDS输出频率差多少，这就是鉴相器的作用；假如腔体谐振频率和外部DDS频率完全相等，进入腔体之前的D路信号取样的相位，和离开腔体信号之后的A路信号取样的相位，这两个相位差180度；如果腔体谐振频率小于DDS输出频率，则相位差比180度大，如果腔体谐振频率大于DDS输出频率，则相位差小于180度。以此确定腔体谐振频率与外界谐振频率差多少。

D端口电路的作用把D端口相位信息检出来，该相位代表进入腔体前的相位，这2个相位差就是进入腔体前和腔体后的相位差。得到相位差将差值输入到马达，如果是180度则不用移动，如果小或者大则朝着相应方向调节电容，最终使得腔体谐振频率和DDS输出频率相匹配。

D端口、E端口只关心相位、不关心幅度，采用IO端口检测相位而省略一个ADC端口，由于一个ADC芯片端口要占用PCB面积、ADC芯片也要占用PCB面积、ADC工作其前端还需要一些模拟器件，如果把这些全拿掉就节省很多空间。

聚束器的幅度相位控制本身和腔体幅度相位控制一样，只是2个环路，不需要调谐。

补充说明：

幅度相位解调器和监相器。幅度相位解调器如图1所示A端口所示，ADC、两个乘法器、低通滤波器、NCO合起来作为数字相位频电路(幅度相位解调模块)，作用是设置NCO输出频率和端口A的高频信号频率是一样的，两个同频率信号相乘，一个相加，一个相减，同频相减为零，相加为2倍，过了乘法器一路2倍频率、一路为0。由于2倍频率是不想要的，所以用低通滤波器，直流IQ信号通过坐标旋转矢量计算机CORDIC，把IQ坐标内矢量旋转到幅度相位坐标，自然计算出幅度和相位信息。该幅度和相位信息就是端口A的取样信号的幅度和相位，该相位同时也是腔体本身相位体现，也可以与D端口匹配一起作为腔体协调的取样信号，作为系统的监相器使用。

A路信号幅度解调信息作为幅度闭环反馈信息输入幅度PID控制器，PID根据设置点和幅度反馈信息的差值，生成调节量作用于乘法器上，调节DDS输出幅度，通过带通滤波器输出到放大器驱动腔体，形成整个一个环路。

实施例一

在某BNCT回旋加速器的全数字低电平控制系统中，RF信号频率约为73MHz，包含两组腔体和一个聚束器系统，聚束器系统以正弦波驱动。设计四路DDS输出73MHz信号，带通滤波器采用58-82MHz带通滤波器。将第一组腔体的取样信号连接到本发明系统的A接口，将该组腔体对应的发射机的正向取样连接到本发明的D接口，将该组腔体的打火检测取样信号连接到本发明的F接口，并将本发明的思路输出中的I路连接到第一组腔体对应的发射机输入端。将第二组腔体的取样信号连接到本发明系统的B接口，将该组腔体对应的发射机的正向取样连接到本发明的E接口，将该组腔体的打火检测取样信号连接到本发明的G接口，并将本发明的思路输出中的J路连接到第二组腔体对应的发射机输入端。将聚束器系统的取样信号连接到本发明的C接口，将本发明的四路输出中的K接口连接到聚束器系统发射机的放大器输入接口。将本发明的四路输出中的L接口连接到本发明的H输入端。在上位机控制界面中使能自动运行，则系统可以自行启动。

需要强调的是，本发明所述的实施例是说明性的，而不是限定性的，因此本发明包括并不限于具体实施方式中所述的实施例。

Claims

1.一种用于BNCT回旋加速器的高频低电平系统，包括两路腔体控制系统和一路聚束器控制系统；所述两路腔体控制系统用于分别控制两路腔体的幅度、相位、调谐，所述一路聚束器控制系统用于控制聚束器的幅度和相位；该两路腔体控制系统包括两路幅度相位解调器、两路相位鉴别器、两路幅度PID控制器、两路相位PID控制器；所述两路相位鉴别器分别通过相位变化计算腔体谐振频率和外部DDS输出频率的差值，再根据频率差值调整腔体谐振频率，使得腔体谐振频率外部DDS输出频率保持一致；

2.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：所述提高了FPGA和CPU的集成度，具体为：在一个芯片内集成1个FPGA和双核CPU，每个CPU负责一个腔体，1个FPGA和双核CPU只需要挂仔一个内存就可以同时满足两者需求，芯片集成度高、且FPGA与CPU之间的通讯采用芯片级别的速度；FPGA和双核CPU之间的通讯和数据访问都在芯片内部进行，完全不占用PCB面积。

3.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：所述节省了ADC接口的数量，具体为：所述两路相位鉴别器包含两路相位值的差值计算，其中一路复用了腔体反馈信号(A或B)的相位解调值，另一路相位值来自调谐输入信号(D或E)的相位解调值，进一步的，相位鉴别电路可以使用ADC来采集高频信号的相位信息，也可以使用数字时钟IO作为一位ADC来采集高频信号的相位信息。

4.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：所述节省了ADC接口的数量，具体为：E端口的相位鉴别器输入端省略了ADC接口、直接采用IO接口获得相位信息，再通过NCO、乘法器、低通滤波器、CORDIC坐标旋转矢量计算机，计算出对应腔体的进入腔体前的相位信息，从而使得该相位鉴别器又省略一路ADC。

5.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：所述低电平系统的两路幅度PID控制器接收来自ARM处理器的设定值，并与幅度解调电路的解调值进行比较，得到误差信号后，通过比例-积分-微分运算得出幅度调节值，作用于幅度调制器上；所述低电平系统的相位PID控制器接收来自ARM处理器的设定值，并与相位解调电路的解调值进行比较，得到误差信号后，通过比例-积分-微分运算得出相位调节值，作用于相位调制电路上。

6.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：所述两路幅度相位解调器包括：数字下变频电路，低通滤波电路，IQ坐标到幅度-相位坐标转换电路；其中，数字下变频电路将输入的高频信号下变频至基带和二倍频率，低通滤波器将二倍频率滤除后，得到的结果输入到IQ坐标到幅度-相位坐标转换电路；IQ坐标到幅度-相位坐标转换电路将IQ信号转换到幅度-相位坐标后，即可得到输入的高频信号的幅度和相位解调值；该幅度和相位解调电路的工作时钟频率与输入的高频信号频率无关，二者之间不需要满足任何特殊关系；进一步的，解调电路的工作时钟频率可以小于，等于，或者大于输入的高频信号频率，而不影响系统的输出结果；特别的，该幅度和相位解调电路的工作频率可以由ARM处理器进行在线配置，无需做任何硬件或软件上的改动，即可适用于不同频率的高频系统。

7.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：所述该相位鉴别电路的工作时钟频率与输入的高频信号频率无关，二者之间不需要满足任何特殊关系；进一步的，解调电路的工作时钟频率可以小于，等于，或者大于输入的高频信号频率，而不影响系统的输出结果；特别的，该相位鉴别电路的工作频率可以由ARM处理器进行在线配置，无需做任何硬件或软件上的改动，即可适用于不同频率的高频系统。

8.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：该高频低电平系统的硬件系统的高频信号包括两路腔体取样信号(A、B)、一路聚束器取样信号(C)、两路调谐输入信号(D、E)、两路腔体打火检测输入信号(F、G)、一路追踪输入信号(H)、四路输出信号(I、J、K、L)。两路腔体取样信号和两路腔体打火检测输入信号分别来自于被控制的两组腔体，一路聚束器取样信号来自于聚束器腔体，两路调谐输入信号来自于两台发射机的传输线上的定向耦合器的正向取样，四路输出信号中，有两路(I、J)输出到两台发射机，一路(K)输出到聚束器系统的放大器，另一路(L)作为追踪输入信号连接到到追踪输入信号接口；

9.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：所述低电平系统包含4路ADC、4路DAC和4路数字时钟IO共12路高频接口，对应上述A到K代表的12路信号；其中，4路ADC和4路DAC的数字信号总线连接到FPGA，4路数字时钟IO接口通过单端转差分电路连接到FPGA。该4路数字时钟IO接口即可以作为输入接口，又可以作为输出接口，由FPGA配置实现输入和输出的切换。

10.根据权利要求1所述一种用于BNCT回旋加速器的高频低电平系统，其特征在于：所述低电平系统的输出NCO经过带通滤波器后形成最终的模拟信号；带通滤波器是额外的模块，不包含在本系统中；根据处理的信号的频率，更换相应的带通滤波器；所述低电平系的FPGA固件程序的采样时钟为一个固定值，与系统工作频率无关；所述低电平系统的连锁保护包含但不限于打火检测、反射功率检测、发射机状态联锁、腔体水冷状态联锁、加速器主磁场联锁等；所述低电平系统的ARM处理器固件程序包含系统的自动启动运行程序，与上位机的通讯程序，上位机的命令解码程序、异常情况保护程序等。