CN113225073A - 采样点优化的时钟数据恢复电路、方法、设备及存储介质 - Google Patents

采样点优化的时钟数据恢复电路、方法、设备及存储介质 Download PDF

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CN113225073A CN202110465473.9A CN202110465473A CN113225073A CN 113225073 A CN113225073 A CN 113225073A CN 202110465473 A CN202110465473 A CN 202110465473A CN 113225073 A CN113225073 A CN 113225073A
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

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Abstract

本申请公开了一种采样点优化的时钟数据恢复电路、方法、电子设备及存储介质。该电路包括：相位插值器，用于调整时钟相位；判决器组，用于将第一信号分别与0和正负参考电平相比较得到三路输出数据；分频器，用于降低来自相位插值器的时钟频率；解串器组，用于对三路输出数据进行解串，输出三路解串数据；鉴相器，用于基于三路解串数据和反馈参考数据产生指示信号；数字低通滤波器，用于对所有指示信号进行平均化并产生反馈参考数据；判决反馈均衡逻辑器，用于处理三路解串数据得到处理后数据；加法器，用于将处理后数据及外输入数据相加得到第一信号。本电路能够通过采样点优化恢复出更佳的眼图，恢复出的眼图具有更优的眼高、眼宽和时间裕度。

Description

采样点优化的时钟数据恢复电路、方法、设备及存储介质
技术领域
本申请涉及电路技术领域，具体涉及一种采样点优化的时钟数据恢复电路、方法、电子设备及存储介质。
背景技术
随着近年来数据量的迅速增长，以及高带宽应用如物联网和云计算的涌现，有线传输系统的数据率不断提高。然而，数据率的增加会带来能量效率的恶化。在接收机端，波特率架构的时钟数据恢复电路由于具有时钟频率低、硬件代价小的特点，相比于传统的过采样架构，往往产生更低的功耗，正逐渐成为超高速数据传输系统的主流选择。在超高速数据传输中，降低时钟数据恢复电路的功耗对于改善系统的能量效率极为关键。波特率时钟数据恢复电路正是由于该优势，成为超高速接收机中恢复采样高速时钟的重要方案。
现有的波特率时钟数据恢复电路主要基于Mueller-Muller(以下简称MM)算法，图1显示了其典型结构。经由信道的高速数据输入，首先依次通过连续时间均衡器和判决反馈均衡器，以消除信道衰减和反射引起的码间干扰。被补偿的高速信号，随后输入拥有不同阈值的判决器以及之后的解串器，进而获得时钟恢复鉴相器所需的数据和误差信号。鉴相器根据MM逻辑计算出的早/晚指示，经过数字低通滤波器的处理，送给相位插值器以产生最终的采样位置。
MM时钟数据恢复电路的鉴相原理如图2所示，对于通过码型滤波器筛选的特定码型数据，其鉴相结果可由相邻两位的数据和误差信息得到，具体表达式为：PDn＝Dn×Dn-1×(ERRn-ERRn-1)。即PDn为正代表采样偏晚，时钟应前移；PDn为负代表采样偏早，时钟应后移。最终，采样位置会锁定在对应信号幅度±href附近。
MM时钟数据恢复电路的时钟锁定位置可由高速接收机链路(主要包括信道、连续时间均衡器、判决反馈均衡器等部分)的单位脉冲响应h(t)确定。依据MM算法，最终锁定位置τ应满足第一前标信号h(τ-T)和第一后标信号h(τ+T)相等。图3展示了采用4抽头判决反馈均衡接收机的单位脉冲响应，由于第一后标信号几乎会被均衡消除，采样点将锁定在第一前标信号也接近于零的位置，也即h(τ-T)＝h(τ+T)≈0。采用该技术方案，虽然可以得到码间干扰极小的采样点，但在绝大多数情况下，难以达到性能的最优。目前被广泛采用的Mueller-Muller波特率时钟数据恢复电路，其恢复出的时钟采样位置欠佳，远未达到一定均衡配置下的最优性能，从而间接造成了功耗浪费。
发明内容
本申请的目的是提供一种采样点优化的时钟数据恢复电路、方法、电子设备及存储介质。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
根据本申请实施例的一个方面，提供一种采样点优化的时钟数据恢复电路，包括：
相位插值器，用于根据移动方向指示信号移动输入时钟信号的相位，得到调整后时钟信号；
判决器组，用于基于所述调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据；
分频器，用于降低来自所述相位插值器的时钟频率，将用于所述判决器组的高频时钟转化为用于所述解串器组的低频时钟；
解串器组，用于分别对所述三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据；
鉴相器，用于基于所述第一路解串数据、所述第二路解串数据、所述第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号；
数字低通滤波器，用于对所有所述指示时钟移动方向的信号进行平均化处理，得到用于所述相位插值器的所述移动方向指示信号，并产生所述反馈参考数据；
判决反馈均衡逻辑器，用于接收并处理所述第一路解串数据、所述第二路解串数据和所述第三路解串数据，输出处理后数据；
加法器，用于将所述处理后数据以及外部输入数据进行相加之后得到所述第一信号。
进一步地，所述鉴相器包括：
码型滤波器，用于对所述第一路解串数据中可用于鉴相的跳变码型进行过滤，输出过滤后数据；
跳变计数器，用于统计所述过滤后数据发生跳变的次数，得到第一统计结果；
正误差计数器，用于对所述过滤后数据、所述第二路解串数据和第三路解串数据中存在跳变码型时误差为1的次数进行统计，得到第二统计结果；
概率统计逻辑器，用于对所述第一统计结果中满足概率计算码型的数据个数以及所述第二统计结果中高于参考电平绝对值的数据个数进行比较，并结合所述反馈参考数据产生指示时钟移动方向的信号。
进一步地，所述判决器组包括第一判决器、第二判决器和第三判决器；所述调整后时钟信号被所述第一判决器、所述第二判决器和所述第三判决器所共用；
所述第一判决器用于基于所述调整后时钟信号将所述第一信号与0进行大小比较，得到第一路输出数据；
所述第二判决器用于基于所述调整后时钟信号将所述第一信号与正参考电平进行大小比较，得到第二路输出数据；
所述第三判决器用于基于所述调整后时钟信号将所述第一信号与负参考电平进行大小比较，得到第三路输出数据。
进一步地，所述解串器组包括第一解串器、第二解串器、第三解串器；所述低频时钟被所述第一解串器、所述第二解串器和所述第三解串器所共用；
所述第一解串器用于基于所述低频时钟对所述第一路输出数据进行解串，得到第一路解串数据；
所述第二解串器用于基于所述低频时钟对所述第二路输出数据进行解串，得到第二路解串数据；
所述第三解串器用于基于所述低频时钟对所述第三路输出数据进行解串，得到第三路解串数据。
根据本申请实施例的另一个方面，提供一种采样点优化的时钟数据恢复方法，包括：
相位插值器根据移动方向指示信号移动输入时钟信号的相位，得到调整后时钟信号；
判决器组基于所述调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据；
分频器降低来自所述相位插值器的时钟频率，将用于所述判决器组的高频时钟转化为用于所述解串器组的低频时钟；
解串器组分别对所述三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据；
鉴相器基于所述第一路解串数据、所述第二路解串数据、所述第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号；
数字低通滤波器对所有所述指示时钟移动方向的信号进行平均化处理，得到用于所述相位插值器的所述移动方向指示信号，并产生所述反馈参考数据；
判决反馈均衡逻辑器接收并处理所述第一路解串数据、所述第二路解串数据和所述第三路解串数据，输出处理后数据；
加法器将所述处理后数据以及外部输入数据进行相加之后得到所述第一信号。
进一步地，所述鉴相器包括码型滤波器、跳变计数器、正误差计数器和概率统计逻辑器；所述鉴相器基于所述第一路解串数据、所述第二路解串数据、所述第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号，包括：
所述码型滤波器对所述第一路解串数据中可用于鉴相的跳变码型进行过滤，输出过滤后数据；
所述跳变计数器统计所述过滤后数据发生跳变的次数，得到第一统计结果；
所述正误差计数器对所述过滤后数据、所述第二路解串数据和第三路解串数据中存在跳变码型时误差为1的次数进行统计，得到第二统计结果；
所述概率统计逻辑器对所述第一统计结果中满足概率计算码型的数据个数以及所述第二统计结果中高于参考电平绝对值的数据个数进行比较，并结合所述反馈参考数据产生指示时钟移动方向的信号。
进一步地，所述判决器组包括第一判决器、第二判决器和第三判决器；所述调整后时钟信号被所述第一判决器、所述第二判决器和所述第三判决器所共用；所述判决器组基于所述调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据，包括：
所述第一判决器基于所述调整后时钟信号将所述第一信号与0进行大小比较，得到第一路输出数据；
所述第二判决器基于所述调整后时钟信号将所述第一信号与正参考电平进行大小比较，得到第二路输出数据；
所述第三判决器基于所述调整后时钟信号将所述第一信号与负参考电平进行大小比较，得到第三路输出数据。
进一步地，所述解串器组包括第一解串器、第二解串器、第三解串器；所述低频时钟被所述第一解串器、所述第二解串器和所述第三解串器所共用；所述解串器组分别对所述三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据，包括：
所述第一解串器基于所述低频时钟对所述第一路输出数据进行解串，得到第一路解串数据；
所述第二解串器基于所述低频时钟对所述第二路输出数据进行解串，得到第二路解串数据；
所述第三解串器基于所述低频时钟对所述第三路输出数据进行解串，得到第三路解串数据。
根据本申请实施例的另一个方面，提供一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现上述任一项所述的采样点时钟数据恢复方法。
根据本申请实施例的另一个方面，提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行，以实现上述任一项所述的采样点优化的时钟数据恢复方法。
本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：
本申请实施例提供的采样点优化的时钟数据恢复电路，能够通过采样点优化恢复出更佳的眼图，恢复出的眼图相较于通过现有MM时钟数据恢复电路所得到的眼图具有更优的眼高、眼宽和时间裕度，在各衰减下的性能均有较大提升，其性能优势随衰减增大而更加显著。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了现有技术的MM波特率时钟数据恢复电路；
图2示出了图1所示电路的鉴相原理示意图；
图3示出了图1所示电路的单位脉冲响应曲线及采样点；
图4示出了本申请一个实施例的采样点优化的时钟数据恢复电路；
图5示出了图4所示电路的单位脉冲响应曲线及采样点；
图6示出了图4所示电路的鉴相原理示意图；
图7示出了图4所示电路与传统MM时钟数据恢复电路的恢复眼图比较图；
图8示出了本申请另一实施例的电子设备结构图；
图9示出了本申请另一实施例的计算机可读存储介质的示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
如图4所示，本申请的一个实施例提供了一种采样点优化的时钟数据恢复电路，包括：
相位插值器，用于根据移动方向指示信号移动输入时钟信号的相位，得到调整后时钟信号。
相位插值器移动输入时钟相位，以调整至适合三个判决器使用的采样位置。
判决器组，用于基于调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据。
在某些实施方式中，判决器组包括第一判决器、第二判决器和第三判决器；调整后时钟信号被第一判决器、第二判决器和第三判决器所共用；
第一判决器用于基于调整后时钟信号将第一信号与0进行大小比较，得到第一路输出数据；
第二判决器用于基于调整后时钟信号将第一信号与正参考电平(+href)进行大小比较，得到第二路输出数据；
第三判决器用于基于调整后时钟信号将第一信号与负参考电平(-href)进行大小比较，得到第三路输出数据。
在某些实施方式中，每个判决器用于对两个输入信号大小进行比较；若正端大于负端，则输出1；反之，则输出-1。第一判决器用于比较均衡后信号与0的大小，得到对应于均衡后信号的数据；若输出为高电平，则当前数据为1；若输出为低电平，则当前数据为-1。第二判决器用于比较均衡后信号与正参考电平(+href)的大小，得到信号对应的误差信息；若输出为高电平，则当前误差为1；若输出为低电平，则当前误差为-1。第三判决器用于比较均衡后信号与负参考电平(-href)的大小，得到信号对应的误差信息；若输出为高电平，则当前误差为1；若输出为低电平，则当前误差为-1。
分频器，用于降低来自相位插值器的时钟频率，将用于判决器组的高频时钟转化为用于解串器组的低频时钟。
在某些实施方式中，分频器用于降低来自相位插值器的时钟频率，将用于三个判决器的高频时钟转化为用于三个解串器的低频时钟。
解串器组，用于分别对三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据。
在某些实施方式中，解串器组包括第一解串器、第二解串器、第三解串器；低频时钟被第一解串器、第二解串器和第三解串器所共用；
第一解串器用于基于低频时钟对第一路输出数据进行解串，得到第一路解串数据；第二解串器用于基于低频时钟对第二路输出数据进行解串，得到第二路解串数据；第三解串器用于基于低频时钟对第三路输出数据进行解串，得到第三路解串数据。
在某些实施方式中，每个解串器用于将一路串行高速信号转化为多路并行低速信号。
在某些实施方式中，第一个解串器用于对来自第一判决器的数据进行解串。第二个解串器用于对来自第二判决器的误差数据进行解串。第三个解串器用于对来自第三判决器的误差数据进行解串。
鉴相器，用于基于第一路解串数据、第二路解串数据、第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号。
在某些实施方式中，鉴相器包括：
码型滤波器，用于对第一路解串数据中可用于鉴相的跳变码型进行过滤，输出过滤后数据；
跳变计数器，用于统计过滤后数据发生跳变的次数，得到第一统计结果；
正误差计数器，用于对过滤后数据、第二路解串数据和第三路解串数据中存在跳变码型时误差为1的次数进行统计，得到第二统计结果；
概率统计逻辑器，用于对第一统计结果中满足概率计算码型的数据个数以及第二统计结果中高于参考电平绝对值的数据个数进行比较，并结合反馈参考数据产生指示时钟移动方向的信号。
跳变计数器和正误差计数器分别用来累加满足概率计算码型(即DnDn+1＝[1-1]和DnDn+1＝[-11])的数据个数NT和高于参考电平绝对值|href|的数据个数NPE。其后的概率统计逻辑主要用于估算当前采样点的
Figure BDA0003043676640000091
并与前一时刻进行比较，从而得出早/晚指示信号。
在某些实施方式中，码型滤波器用于过滤来自第一解串器的解串数据中可用于鉴相的跳变码型(连续两位数据为“1、-1”或“-1、1”)；若输入数据满足跳变码型，则输出为1；否则，输出为0。
数字低通滤波器，用于对所有指示时钟移动方向的信号进行平均化处理，得到用于相位插值器的移动方向指示信号，并产生反馈参考数据；
判决反馈均衡逻辑器，用于接收并处理第一路解串数据、第二路解串数据和第三路解串数据，输出处理后数据；
加法器，用于将处理后数据以及外部输入数据进行相加之后得到第一信号。
在某些实施方式中，跳变计数器用于统计来自码型滤波器的数据发生跳变的次数；若当前数据存在跳变码型，则输出加1；否则，输出不变。
在某些实施方式中，正误差计数器用于对来自码型滤波器、第二解串器和第三解串器的数据中存在跳变码型时误差为1的次数进行统计；若当前存在跳变码型，且误差为1，则输出加1；否则，输出不变。
在某些实施方式中，概率统计逻辑器用于通过比较相邻采样位置跳变码型高于同一幅度的概率，达到间接比较相邻采样位置跳变码型的幅度，从而给出指示时钟移动方向的“早/晚”信号。
在某些实施方式中，概率统计逻辑器用于对满足概率计算码型的数据个数和高于参考电平绝对值的数据个数进行比较，从而给出指示时钟移动方向的“早/晚”信号。
在某些实施方式中，数字低通滤波器用于对概率统计逻辑器连续输出的“早/晚”信号进行平均化处理，得到指示相位插值器移动方向的信号。
本申请实施例的电路，将目标采样点τ确定在单位脉冲响应h(t)上主标信号斜率与第一前标信号斜率相等的位置，即满足h′(τ-T)＝h′(τ)，以达到相比于MM时钟数据恢复电路更优的性能。因此，本实施例的电路也可以称为等斜率采样点优化的时钟数据恢复电路，一个基于该电路的4抽头判决反馈均衡接收机的单位脉冲响应如图5所示。
由于h′(τ-T)＝h′(τ)对于目标采样点成立，通过观察h(t)的形状和变化趋势发现，τ一定对应函数h(t)-h(t-T)的最大值。如图6所示，与各采样点位置相应的DnDn+1＝[1-1]平均幅度，形成一条以h(t)-h(t-T)为轮廓的曲线，从左至右呈现先上升后下降的趋势，最高点即对应着目标采样点。未被完全补偿的残余码间干扰和系统噪声，使得各采样点的信号幅度会存在小范围波动。因此，为实现h′(τ-T)＝h′(τ)的锁定位置，只需计算不同采样点DnDn+1＝[1-1]码型高于同一参考电平href的概率P(τ)并寻找P(τ)最大值。因为h(t)-h(t-T)曲线仅存在一个极大值，所以通过相邻采样位置的P(τ)比较即可实现该过程。
采样点的相对优劣可以通过同一条件下恢复出的眼图质量比较得到。图7对比了本发明与传统MM时钟数据恢复电路在不同信道衰减下的恢复眼图，性能指标包括眼高、眼宽和时间裕度。可以看出，本发明通过采样点优化，在各衰减下的性能均有所提升，其性能优势随衰减增大而更加显著。
本申请实施例提供的采样点优化的时钟数据恢复电路，能够通过采样点优化恢复出更佳的眼图，恢复出的眼图相较于通过现有MM时钟数据恢复电路所得到的眼图具有更优的眼高、眼宽和时间裕度，在各衰减下的性能均有较大提升，其性能优势随衰减增大而更加显著，且通过本电路恢复出的时钟采样位置较优，能够达到均衡配置下的最优性能，从而避免了功耗浪费。
本申请的另一个实施例提供了一种采样点优化的时钟数据恢复方法，包括：
相位插值器根据移动方向指示信号移动输入时钟信号的相位，得到调整后时钟信号；
判决器组基于调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据；
分频器降低来自相位插值器的时钟频率，将用于判决器组的高频时钟转化为用于解串器组的低频时钟；
解串器组分别对三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据；
鉴相器基于第一路解串数据、第二路解串数据、第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号；
数字低通滤波器对所有指示时钟移动方向的信号进行平均化处理，得到用于相位插值器的移动方向指示信号，并产生反馈参考数据；
判决反馈均衡逻辑器接收并处理第一路解串数据、第二路解串数据和第三路解串数据，输出处理后数据；
加法器将处理后数据以及外部输入数据进行相加之后得到第一信号。
在某些实施方式中，鉴相器包括码型滤波器、跳变计数器、正误差计数器和概率统计逻辑器；鉴相器基于第一路解串数据、第二路解串数据、第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号，包括：
码型滤波器对第一路解串数据中可用于鉴相的跳变码型进行过滤，输出过滤后数据；
跳变计数器统计过滤后数据发生跳变的次数，得到第一统计结果；
正误差计数器对过滤后数据、第二路解串数据和第三路解串数据中存在跳变码型时误差为1的次数进行统计，得到第二统计结果；
概率统计逻辑器对第一统计结果中满足概率计算码型的数据个数以及第二统计结果中高于参考电平绝对值的数据个数进行比较，并结合反馈参考数据产生指示时钟移动方向的信号。
在某些实施方式中，判决器组包括第一判决器、第二判决器和第三判决器；调整后时钟信号被第一判决器、第二判决器和第三判决器所共用；判决器组基于调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据，包括：
第一判决器基于调整后时钟信号将第一信号与0进行大小比较，得到第一路输出数据；
第二判决器基于调整后时钟信号将第一信号与正参考电平进行大小比较，得到第二路输出数据；
第三判决器基于调整后时钟信号将第一信号与负参考电平进行大小比较，得到第三路输出数据。
在某些实施方式中，解串器组包括第一解串器、第二解串器、第三解串器；低频时钟被第一解串器、第二解串器和第三解串器所共用；解串器组分别对三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据，包括：
第一解串器基于低频时钟对第一路输出数据进行解串，得到第一路解串数据；第二解串器基于低频时钟对第二路输出数据进行解串，得到第二路解串数据；第三解串器基于低频时钟对第三路输出数据进行解串，得到第三路解串数据。
本申请实施例提供的采样点优化的时钟数据恢复方法，能够通过采样点优化恢复出更佳的眼图，恢复出的眼图相较于通过现有MM时钟数据恢复电路所得到的眼图具有更优的眼高、眼宽和时间裕度，在各衰减下的性能均有较大提升，其性能优势随衰减增大而更加显著，且通过本电路恢复出的时钟采样位置较优，能够达到均衡配置下的最优性能，从而避免了功耗浪费。
本申请的另一个实施例提供了一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现上述任一实施方式的采样点时钟数据恢复方法。如图8所示，所述电子设备10可以包括：处理器100，存储器101，总线102和通信接口103，所述处理器100、通信接口103和存储器101通过总线102连接；所述存储器101中存储有可在所述处理器100上运行的计算机程序，所述处理器100运行所述计算机程序时执行本申请前述任一实施方式所提供的方法。
其中，存储器101可能包含高速随机存取存储器(RAM：Random Access Memory)，也可能还可以包括非不稳定的存储器(non-volatile memory)，例如至少一个磁盘存储器。通过至少一个通信接口103(可以是有线或者无线)实现该系统网元与至少一个其他网元之间的通信连接，可以使用互联网、广域网、本地网、城域网等。
总线102可以是ISA总线、PCI总线或EISA总线等。所述总线可以分为地址总线、数据总线、控制总线等。其中，存储器101用于存储程序，所述处理器100在接收到执行指令后，执行所述程序，前述本申请实施例任一实施方式揭示的所述方法可以应用于处理器100中，或者由处理器100实现。
处理器100可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器100中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器100可以是通用处理器，可以包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(DSP)、专用集成电路(ASIC)、现成可编程门阵列(FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器101，处理器100读取存储器101中的信息，结合其硬件完成上述方法的步骤。
本申请实施例提供的电子设备与本申请实施例提供的方法出于相同的发明构思，具有与其采用、运行或实现的方法相同的有益效果。
本申请的另一个实施例提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行，以实现上述任一实施方式的采样点时钟数据恢复方法。请参考图9，其示出的计算机可读存储介质为光盘20，其上存储有计算机程序(即程序产品)，所述计算机程序在被处理器运行时，会执行前述任意实施方式所提供的方法。
需要说明的是，所述计算机可读存储介质的例子还可以包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他光学、磁性存储介质，在此不再一一赘述。
本申请的上述实施例提供的计算机可读存储介质与本申请实施例提供的方法出于相同的发明构思，具有与其存储的应用程序所采用、运行或实现的方法相同的有益效果。
需要说明的是：
术语“模块”并非意图受限于特定物理形式。取决于具体应用，模块可以实现为硬件、固件、软件和/或其组合。此外，不同的模块可以共享公共组件或甚至由相同组件实现。不同模块之间可以存在或不存在清楚的界限。
在此提供的算法和显示不与任何特定计算机、虚拟装置或者其它设备固有相关。各种通用装置也可以与基于在此的示例一起使用。根据上面的描述，构造这类装置所要求的结构是显而易见的。此外，本申请也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本申请的内容，并且上面对特定语言所做的描述是为了披露本申请的最佳实施方式。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例仅表达了本申请的实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种采样点优化的时钟数据恢复电路，其特征在于，包括：
相位插值器，用于根据移动方向指示信号移动输入时钟信号的相位，得到调整后时钟信号；
判决器组，用于基于所述调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据；
分频器，用于降低来自所述相位插值器的时钟频率，将用于所述判决器组的高频时钟转化为用于所述解串器组的低频时钟；
解串器组，用于分别对所述三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据；
鉴相器，用于基于所述第一路解串数据、所述第二路解串数据、所述第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号；
数字低通滤波器，用于对所有所述指示时钟移动方向的信号进行平均化处理，得到用于所述相位插值器的所述移动方向指示信号，并产生所述反馈参考数据；
判决反馈均衡逻辑器，用于接收并处理所述第一路解串数据、所述第二路解串数据和所述第三路解串数据，输出处理后数据；
加法器，用于将所述处理后数据以及外部输入数据进行相加之后得到所述第一信号。
2.根据权利要求1所述的采样点优化的时钟数据恢复电路，其特征在于，所述鉴相器包括：
码型滤波器，用于对所述第一路解串数据中可用于鉴相的跳变码型进行过滤，输出过滤后数据；
跳变计数器，用于统计所述过滤后数据发生跳变的次数，得到第一统计结果；
正误差计数器，用于对所述过滤后数据、所述第二路解串数据和第三路解串数据中存在跳变码型时误差为1的次数进行统计，得到第二统计结果；
概率统计逻辑器，用于对所述第一统计结果中满足概率计算码型的数据个数以及所述第二统计结果中高于参考电平绝对值的数据个数进行比较，并结合所述反馈参考数据产生指示时钟移动方向的信号。
3.根据权利要求1所述的采样点优化的时钟数据恢复电路，其特征在于，所述判决器组包括第一判决器、第二判决器和第三判决器；所述调整后时钟信号被所述第一判决器、所述第二判决器和所述第三判决器所共用；
所述第一判决器用于基于所述调整后时钟信号将所述第一信号与0进行大小比较，得到第一路输出数据；
所述第二判决器用于基于所述调整后时钟信号将所述第一信号与正参考电平进行大小比较，得到第二路输出数据；
所述第三判决器用于基于所述调整后时钟信号将所述第一信号与负参考电平进行大小比较，得到第三路输出数据。
4.根据权利要求3所述的采样点优化的时钟数据恢复电路，其特征在于，所述解串器组包括第一解串器、第二解串器、第三解串器；所述低频时钟被所述第一解串器、所述第二解串器和所述第三解串器所共用；
所述第一解串器用于基于所述低频时钟对所述第一路输出数据进行解串，得到第一路解串数据；
所述第二解串器用于基于所述低频时钟对所述第二路输出数据进行解串，得到第二路解串数据；
所述第三解串器用于基于所述低频时钟对所述第三路输出数据进行解串，得到第三路解串数据。
5.一种采样点优化的时钟数据恢复方法，其特征在于，包括：
相位插值器根据移动方向指示信号移动输入时钟信号的相位，得到调整后时钟信号；
判决器组基于所述调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据；
分频器降低来自所述相位插值器的时钟频率，将用于所述判决器组的高频时钟转化为用于所述解串器组的低频时钟；
解串器组分别对所述三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据；
鉴相器基于所述第一路解串数据、所述第二路解串数据、所述第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号；
数字低通滤波器对所有所述指示时钟移动方向的信号进行平均化处理，得到用于所述相位插值器的所述移动方向指示信号，并产生所述反馈参考数据；
判决反馈均衡逻辑器接收并处理所述第一路解串数据、所述第二路解串数据和所述第三路解串数据，输出处理后数据；
加法器将所述处理后数据以及外部输入数据进行相加之后得到所述第一信号。
6.根据权利要求5所述的采样点优化的时钟数据恢复电路，其特征在于，所述鉴相器包括码型滤波器、跳变计数器、正误差计数器和概率统计逻辑器；所述鉴相器基于所述第一路解串数据、所述第二路解串数据、所述第三路解串数据和反馈参考数据，产生指示时钟移动方向的信号，包括：
所述码型滤波器对所述第一路解串数据中可用于鉴相的跳变码型进行过滤，输出过滤后数据；
所述跳变计数器统计所述过滤后数据发生跳变的次数，得到第一统计结果；
所述正误差计数器对所述过滤后数据、所述第二路解串数据和第三路解串数据中存在跳变码型时误差为1的次数进行统计，得到第二统计结果；
所述概率统计逻辑器对所述第一统计结果中满足概率计算码型的数据个数以及所述第二统计结果中高于参考电平绝对值的数据个数进行比较，并结合所述反馈参考数据产生指示时钟移动方向的信号。
7.根据权利要求5所述的采样点优化的时钟数据恢复电路，其特征在于，所述判决器组包括第一判决器、第二判决器和第三判决器；所述调整后时钟信号被所述第一判决器、所述第二判决器和所述第三判决器所共用；所述判决器组基于所述调整后时钟信号，将第一信号分别与0、正参考电平和负参考电平进行大小比较，分别得到对应的三路输出数据，包括：
所述第一判决器基于所述调整后时钟信号将所述第一信号与0进行大小比较，得到第一路输出数据；
所述第二判决器基于所述调整后时钟信号将所述第一信号与正参考电平进行大小比较，得到第二路输出数据；
所述第三判决器基于所述调整后时钟信号将所述第一信号与负参考电平进行大小比较，得到第三路输出数据。
8.根据权利要求7所述的采样点优化的时钟数据恢复电路，其特征在于，所述解串器组包括第一解串器、第二解串器、第三解串器；所述低频时钟被所述第一解串器、所述第二解串器和所述第三解串器所共用；所述解串器组分别对所述三路输出数据进行解串，分别对应输出第一路解串数据、第二路解串数据和第三路解串数据，包括：
所述第一解串器基于所述低频时钟对所述第一路输出数据进行解串，得到第一路解串数据；
所述第二解串器基于所述低频时钟对所述第二路输出数据进行解串，得到第二路解串数据；
所述第三解串器基于所述低频时钟对所述第三路输出数据进行解串，得到第三路解串数据。
9.一种电子设备，其特征在于，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现如权利要求5-8中任一所述的采样点时钟数据恢复方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行，以实现如权利要求5-8中任一所述的采样点时钟数据恢复方法。
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