CN113204940A - Pcb设计的处理方法及系统 - Google Patents
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Abstract
本发明提供一种PCB设计的处理方法及系统，其中方法包括：接收键值，不同的键值对应不同的基础叠层；根据键值在基础叠层中确定需要进行目标操作的目标叠层，并确定目标叠层所对应的目标叠层名称；将目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本；目标叠层名称采用多种叠层命名方式中的一种进行命名，快捷键文本文件包括多组叠层脚本，每组叠层脚本分别对应一个基础叠层，每组叠层脚本包括多个脚本叠层名称，多个脚本叠层名称分别采用不同的叠层命名方式进行命名。本发明能够提高PCB设计软件在对PCB进行目标操作过程中的兼容性。
Description
技术领域
本发明涉及PCB(Printed Circuit Board，印制电路板)设计技术领域，尤其涉及一种PCB设计的处理方法及系统。
背景技术
PCB作为电子信息产品的载体，在项目中经常是耗时较长的一项工作，很大一部分时间被消耗在调用命令的繁琐操作上，特别是在高密度多层板设计中，工程师需要往复调用软件命令，几十万或者几百万次的操作才能完成一块PCB产品的输出。
而PCB设计软件功能繁多，并且随着现代PCB技术的发展，设计软件的功能还在不断的完善和丰富，但是这也引出很多问题。功能繁多的软件特征直接带出的问题是，在PCB设计软件在设计过程中，很多操作都被隐藏在软件的二级菜单和三级菜单之中，如在叠层间进行敷铜、走线以及布局等操作，使得工程师在调用命令的时候需要频繁地进行多次点击才能实现想要的功能，同时，由于各叠层名称不统一，需要操作人员手动选择叠层进行相应的操作，从而使得这类软件使用缺陷在成千上万次的操作过程中被无限的放大，直接降低了PCB设计的效率。不仅考验工程师的耐心，而且浪费设计时间，影响项目的输出。
发明内容
为解决上述问题，本发明提供的PCB设计的处理方法及系统，通过将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，能够提高PCB设计软件在对PCB进行目标操作过程中的兼容性。
第一方面，本发明提供一种PCB设计的处理方法，PCB包括多个基础叠层，所述方法包括：
接收键值，不同的键值对应不同的基础叠层；
根据键值在所述基础叠层中确定需要进行目标操作的目标叠层，并确定目标叠层所对应的目标叠层名称；
将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作；
其中，所述目标叠层名称采用多种叠层命名方式中的一种进行命名，所述快捷键文本文件包括多组叠层脚本，每组叠层脚本分别对应一个基础叠层，每组叠层脚本包括多个脚本叠层名称，所述多个脚本叠层名称分别采用不同的叠层命名方式进行命名。
可选地，所述方法还包括：
编写叠层脚本，以实现对所述目标叠层的目标操作；
所述编写叠层脚本，以实现对所述目标叠层的目标操作，包括：
捕获源铜皮；
调整目标铜皮所需属性为动态铜皮，并定义目标铜皮的网格的状态与源铜皮的网格的状态保持一致；
将目标铜皮复制到目标叠层。
可选地，所述方法还包括：
对叠层脚本赋予响应键值；
其中，所述响应键值与所述键值一一对应且相同，所述响应键值用于限定键值的组合方式，所述响应键值包括：第一单键位字符和第二单键位字符；
所述第一单键位字符被配置为指示调用用于执行目标操作的指令，所述第二单键位字符被配置为指示目标叠层在PCB中的层数；
所述将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作，还包括：
根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层脚本，并将确定后的叠层脚本作为目标叠层脚本；
将所述目标叠层名称与目标叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
可选地，所述对叠层脚本赋予响应键值包括：
将同一组叠层脚本整合为一个叠层组脚本；
对每个叠层组脚本分别赋予一个不同的响应键值；
所述将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作，包括：
根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层组脚本，并将确定后的叠层组脚本中的所有叠层脚本分别作为目标叠层脚本；
将所述目标叠层名称与目标叠层脚本一一进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
可选地，所述多种叠层命名方式包括：INNER*、ART*、GND*和PWR*；
其中，*为自然数并用于表示相应基础叠层在PCB中的层数。
第二方面，本发明提供一种PCB设计的处理系统，PCB包括多个基础叠层，所述系统包括：
接收模块，被配置为接收键值，不同的键值对应不同的基础叠层；
确定模块，被配置为根据键值在所述基础叠层中确定需要进行目标操作的目标叠层，并确定目标叠层所对应的目标叠层名称；
匹配模块，被配置为将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作；
其中，所述目标叠层名称采用多种叠层命名方式中的一种进行命名，所述快捷键文本文件包括多组叠层脚本，每组叠层脚本分别对应一个基础叠层，每组叠层脚本包括多个脚本叠层名称，所述多个脚本叠层名称分别采用不同的叠层命名方式进行命名。
可选地，所述系统还包括：
编写模块，被配置为编写叠层脚本，以实现对所述目标叠层的目标操作；
所述编写模块包括：
捕获单元，被配置为捕获源铜皮；
调整单元，被配置为调整目标铜皮所需属性为动态铜皮，并定义目标铜皮的网格的状态与源铜皮的网格的状态保持一致；
复制单元，被配置为将目标铜皮复制到目标叠层。
可选地，所述系统还包括：
赋值模块，被配置为对叠层脚本赋予响应键值；
其中，所述响应键值与所述键值一一对应且相同，所述响应键值用于限定键值的组合方式，所述响应键值包括：第一单键位字符和第二单键位字符；
所述第一单键位字符被配置为指示调用用于执行目标操作的指令，所述第二单键位字符被配置为指示目标叠层在PCB中的层数；
所述匹配模块包括：
第一确定单元，被配置为根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层脚本，并将确定后的叠层脚本作为目标叠层脚本；
匹配单元，被配置为将所述目标叠层名称与目标叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
可选地，所述赋值模块包括：
整合单元，被配置为将同一组叠层脚本整合为一个叠层组脚本；
赋值单元，被配置为对每个叠层组脚本分别赋予一个不同的响应键值；
所述匹配模块还包括：
第二确定单元，被配置为根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层组脚本，并将确定后的叠层组脚本中的所有叠层脚本分别作为目标叠层脚本；
第二匹配单元，被配置为将所述目标叠层名称与目标叠层脚本一一进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
可选地，所述多种叠层命名方式包括：INNER*、ART*、GND*和PWR*；
其中，*为自然数并用于表示相应基础叠层在PCB中的层数。
本发明实施例提供的PCB设计的处理方法及系统，通过在快捷键文本文件中设置多组叠层脚本，每组叠层脚本包括多个脚本叠层名称，所述多个脚本叠层名称分别采用不同的叠层命名方式进行命名，如此能够保证叠层脚本在不同名称的叠层间顺利的执行，从而不但能够简化操作步骤，同时还能够降低容错率，提高PCB设计软件在对PCB进行目标操作过程中的兼容性。
附图说明
图1为本申请一实施例的PCB设计的处理方法的示意性流程图；
图2为本申请一实施例的PCB设计的处理系统的示意性结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在本发明中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
首先，对本发明中涉及的专有名词进行解释，如下：
Allegro：一款主流的PCB设计软件；
叠层：压合为多层PCB板的各个板层，即为本发明中的基础叠层；
GND：PCB板中用于设计参考地平面的叠层；
PWR：PCB板中用于设计电源平面的叠层；
INNER和ART均为PCB板中用于设计内层信号线路的叠层；
铜皮：PCB中用于导电连接的铜箔；
脚本：一串用于实现自动化操作的代码；
Env文件：用户自定义快捷键文本文件；
Funckey：Env文件的代码语句中的关键字。
第一方面，本实施例提供一种PCB设计的处理方法，PCB包括多个基础叠层，结合图1，所述方法包括包括步骤S101至步骤S103：
步骤S101：接收键值，不同的键值对应不同的基础叠层。
在本实施例中，键值由操作人员手动输入获得。
步骤S102：根据键值在所述基础叠层中确定需要进行目标操作的目标叠层，并确定目标叠层所对应的目标叠层名称。
步骤S103：将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
其中，所述键值为采用编码的方式为叠层脚本赋予的值；快捷键文本文件即为Env文件；所述目标叠层名称采用多种叠层命名方式中的一种进行命名；所述快捷键文本文件包括多组叠层脚本；每组叠层脚本分别对应一个基础叠层；每组叠层脚本包括多个脚本叠层名称；所述多个脚本叠层名称分别采用不同的叠层命名方式进行命名；目标操作为对PCB中各叠层进行设计处理的操作，其包括：复制铜皮。
目标叠层名称与快捷键文本文件中的叠层脚本进行匹配的过程包括：若叠层脚本中存在与目标叠层名称相一致的脚本叠层名称，则判定匹配成功。若叠层脚本中不存在与目标叠层名称相一致的脚本叠层名称，则判定匹配失败，系统提示未匹配到对应叠层，并直接结束该键值下的相关程序。
在本实施例中，相对于PCB的内层，每组叠层脚本中的脚本叠层名称包括四种类型的名称，具体包括以INNER命名的脚本叠层名称、以ART命名的脚本叠层名称、以GND命名的脚本叠层名称和以PWR命名的脚本叠层名称。
该PCB设计的处理方法通过在快捷键文本文件中设置多组叠层脚本，每组叠层脚本包括多个脚本叠层名称，所述多个脚本叠层名称分别采用不同的叠层命名方式进行命名，如此能够保证叠层脚本在不同名称的叠层间顺利的执行，从而不但能够简化操作步骤，同时还能够降低容错率，提高PCB设计软件在对PCB进行目标操作过程中的兼容性。
在一种可选的实施例中，所述多种叠层命名方式包括：INNER*、ART*、GND*和PWR*。其中，*为自然数并用于表示相应基础叠层在PCB中的层数。
例如，PCB中第三叠层，即在Top层下方的第二个内层为目标叠层，其对应的目标叠层名称为INNER03；而与之相对应的一组叠层脚本在SCTL(Shape copy to layers，形状复制到图层)命令中分别定义有多个脚本叠层名称，分别为INNER03、ART03、GND03和PWR03。
上述方法可用于叠层间的铜皮复制、走线复制以及器件模块的复用等场所中。
在一种可选的实施例中，所述方法用于铜皮的复制，所述方法还包括：编写叠层脚本，以实现对所述目标叠层的目标操作。其中，所述编写叠层脚本，以实现对所述目标叠层的目标操作，包括：捕获源铜皮；调整目标铜皮所需属性为动态铜皮，并定义目标铜皮的网格的状态与源铜皮的网格的状态保持一致；将目标铜皮复制到目标叠层。
具体的，所述基础叠层包括三种，分别为Top层、内层和BOTTOM层。Top层对应的叠层脚本为顶层脚本文件；BOTTOM层对应的叠层脚本为底层脚本文件；内层对应的叠层脚本包括以INNER命名的脚本文件、以ART命名的脚本文件、以GND命名的脚本文件和以PWR命名的脚本文件。
顶层脚本文件的执行内容包括：首先进行初始化动作，软件版本选择为16.6版本；初始化PCB窗格状态，设置并确认该PCB的最大尺寸值；调用SCTL铜皮复制板块，捕获源铜皮，准备设置目标叠层为Top层；调整目标铜皮所需属性为动态铜皮，定义目标铜皮的网络的状态与源铜皮的网络的状态保持一致，执行复制目标铜皮的动作，结束命令。
底层脚本文件的执行内容包括：首先进行初始化动作，软件版本选择为16.6版本；初始化PCB窗格状态，设置并确认该PCB的最大尺寸值；调用SCTL铜皮复制板块，捕获源铜皮，准备设置目标叠层为BOTTOM层；调整目标铜皮所需属性为动态铜皮，定义目标铜皮的网络的状态与源铜皮的网络的状态保持一致，执行复制目标铜皮的动作，结束命令。
以INNER命名的脚本文件的执行内容包括：首先进行初始化动作，软件版本选择为16.6版本；初始化PCB窗格状态，设置并确认该PCB的最大尺寸值；调用SCTL铜皮复制板块，捕获源铜皮，准备设置目标叠层为INNER*层；调整目标铜皮所需属性为动态铜皮，定义目标铜皮的网络的状态与源铜皮的网络的状态保持一致，执行复制目标铜皮的动作，结束命令。
以ART命名的脚本文件的执行内容包括：首先进行初始化动作，软件版本选择为16.6版本；初始化PCB窗格状态，设置并确认该PCB的最大尺寸值；调用SCTL铜皮复制板块，捕获源铜皮，准备设置目标叠层为ART*层；调整目标铜皮所需属性为动态铜皮，定义目标铜皮的网络的状态与源铜皮的网络的状态保持一致，执行复制目标铜皮的动作，结束命令。
以GND命名的脚本文件的执行内容包括：首先进行初始化动作，软件版本选择为16.6版本；初始化PCB窗格状态，设置并确认该PCB的最大尺寸值；调用SCTL铜皮复制板块，捕获源铜皮，准备设置目标叠层为GND*层；调整目标铜皮所需属性为动态铜皮，定义目标铜皮的网络的状态与源铜皮的网络的状态保持一致，执行复制目标铜皮的动作，结束命令。
以PWR命名的脚本文件的执行内容包括：首先进行初始化动作，软件版本选择为16.6版本；初始化PCB窗格状态，设置并确认该PCB的最大尺寸值；调用SCTL铜皮复制板块，捕获源铜皮，准备设置目标叠层为PWR*层；调整目标铜皮所需属性为动态铜皮，定义目标铜皮的网络的状态与源铜皮的网络的状态保持一致，执行复制目标铜皮的动作，结束命令。
对于上述叠层脚本，所选择的软件版本不限于16.6版本，对于其他经过测试合格的软件也同样适用本发明；初始化动作是对软件中各项局部变量和全局变量进行初始赋值处理；初始化PCB窗格状态为将PCB板设计窗口当前值(xy)赋值到代码中；而通过确认该PCB的最大尺寸值则能够保证复制出来的铜皮不超过该PCB的板框，但是除去在初始化过程中需要执行确认该PCB的最大尺寸值的步骤，而对于后续的过程中可不需要二次进行该PCB的最大尺寸值的确认。
在本实施例中，上述叠层脚本均保存为.scr文件，并保存在全英文路径下的文件夹中，且把用于设计软件的脚本路径指向该文件夹。具体的，
在一种可选的实施例中，所述方法还包括：对叠层脚本赋予响应键值。其中，所述响应键值与所述键值一一对应且相同，所述响应键值用于限定键值的组合方式。所述响应键值包括：第一单键位字符和第二单键位字符。第一单键位字符和第二单键位字符均为单个的字符；所述第一单键位字符被配置为指示调用用于执行目标操作的指令，所述第二单键位字符被配置为指示目标叠层在PCB中的层数。
在本实施例中，所述第一单键位字符为字母，所述第二单键位字符为数字或字母。具体的，第一单键位字符为g；由于Top层是第一层，其可用数字1表示，底层所在层数不固定，用阿拉伯数字代替不适用，因此改用p表示；另外，对于层数大于9的基础叠层用字母进行表示，如第10层和11层分别用i和o表示，通过这样的处理可以有效的降低快捷键调用时输入的键数，使得此铜皮的复制更易于实现。
所述将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作，还包括：
根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层脚本，并将确定后的叠层脚本作为目标叠层脚本；
将所述目标叠层名称与目标叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
例如，软件接收到操作人员输入的键值为g3，则软件将会调用响应键值为g3的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
在一种可选的实施例中，所述对叠层脚本赋予响应键值包括：将同一组叠层脚本整合为一个叠层组脚本。对每个叠层组脚本分别赋予一个不同的响应键值。
所述将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作，包括：根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层组脚本，并将确定后的叠层组脚本中的所有叠层脚本分别作为目标叠层脚本；将所述目标叠层名称与目标叠层脚本一一进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
在本实施例中，将4条相互关联的叠层脚本整合为一条，并用一条funckey语句选择性执行，如此相当于在叠层脚本执行过程中加入了叠层脚本匹配这一过程，利用一条funckey语句去选择性调用多条叠层脚本的方式解决了给多条脚本赋予执行的键值的问题，如此能够高效地将实现此功能需要赋予的键值数减少了3/4，省去了给几十条可执行脚本赋予键值的繁琐操作，有效的避免了键值冲突，提高了键值利用率。
第二方面，基于第一方面中的PCB设计的处理方法，本实施例提供一种具体的PCB中铜皮复制的处理方法，应用于Allegro软件环境下。具体方式如下：
首先，需要进行铜皮复制的PCB由12个基础叠层组成。该PCB由Top层到BOTTOM层所对应的响应键值分别为：g1、g2、g3、……、g9、go、gi和gp。
该PCB由Top层到BOTTOM层所对应的脚本叠层名称分别为：Top、INNER02、ART02、GND02、PWR02、INNER03、ART03、GND03、PWR03、……、INNER09、ART09、GND09、PWR09、INNER10、ART10、GND10、PWR10、INNER11、ART11、GND11、PWR11、BOTTOM。
在本实施例中，脚本叠层名称为Top的叠层脚本与第一层的基础叠层相对应；脚本叠层名称为BOTTOM的叠层脚本与第十二层的基础叠层相对应；脚本叠层名称分别为INNER02、ART02、GND02和PWR02的叠层脚本均与第二层的基础叠层相对应，即脚本叠层名称分别为INNER02、ART02、GND02和PWR02的叠层脚本为一组，并共为一个叠层组脚本，其他叠层脚本与基础叠层的对应关系以此类推，在此不做赘述。
在操作人员向Allegro软件输入键值为g3时，Allegro软件将PCB中的第三层的基础叠层作为需要进行铜皮复制的目标叠层，并确定目标叠层所对应的目标叠层名称。
假设目标叠层的目标叠层名称为ART03。Allegro软件根据键值与响应键值的对应关系，将用目标叠层名称和与目标叠层相对应的叠层组脚本中的脚本叠层名称，即INNER03、ART03、GND03和PWR03，一一进行匹配；若叠层组脚本中存在与目标叠层名称相一致的脚本叠层名称，则判定匹配成功。若叠层组脚本中不存在与目标叠层名称相一致的脚本叠层名称，则判定匹配失败，系统提示未匹配到对应叠层，并直接结束该键值下的相关程序。如此即便是匹配失败，程序也不会陷入死循环中。
在本实施例中，第三层的基础叠层必然能够匹配成功。Allegro软件在经过匹配后执行相应的叠层脚本，以对目标叠层进行铜皮复制的操作。
其中，Allegro软件可通过多种语句实现本发明中的功能，例如：alias语句或funckey语句。本实施例中的Allegro软件以funckey语句实现相应的功能。Allegro软件用于执行铜皮复制的叠层脚本的代码包括以下内容：
funckey g1 replay shape_copy_TOP.scr //复制铜皮到Top层
funckey gp replay shape_copy_bottom.scr //复制铜皮到BOTTOM层
funckey gn replay shape_copy_INNER*.scr or shape_copy_ART*.scrorshape_copy_GND*.scr or shape_copy_PWR*.scr //复制铜皮到内层。
本实施例在Allegro软件环境下，利用上述方式，开发了一个使用快捷键调用脚本方式进行敷铜操作，从而实现了将带有电气属性的铜皮在PCB中的叠层之间进行快速复制。其中，Top层和BOTTOM层的铜皮复制通过env文件直接调用对应脚本即可，并不用进行判定这一动作即可完成复制动作。
本发明通过快捷键调用叠层脚本的方式实现PCB设计中的铜皮在不同基础叠层之间的快速复制，省去了繁琐的手动操作，把可复现的功能用脚本执行，大幅缩短设计时间。操作性强，只需使用两个按键就可实现铜皮在指定层叠之间快速复制的操作。在硬件电路设计中，在保证逻辑功能可以顺利实现的同时，还可以保证设计的质量，使用铜皮复制功能使PCB设计做到统一美观，增强了PCB设计的专业性。另外，快速精准且美观统一的铜皮复制方式可应用在电子电路设计中的参考平面的复制以及电源铜皮的层间复制这些常见场景中。其中，把可复现的功能用脚本执行即为：选中源铜皮，命令栏输入与目标叠层对应的键值，按下回车键即可将与源铜皮的形状、网络属性、活动属性均相同的铜皮复制到目标叠层中与源铜皮相对一致的位置。
在需要划分严格的参考平面的地方，铜皮复制功能可使岛沟分明。在需要提高载流能力的地方快速地添加铜皮以满足要求，特别是在电源分布广泛的电源板(PWR)上，用此方式实现快速铜皮复制能够可节省30％以上的设计时间。
在实现此功能的同时，用于解决在铜皮复制中的叠层脚本在不同的PCB中的基础叠层上不兼容的方案可扩展到涉及叠层命名冲突导致不兼容的脚本设计上。另外，本发明在执行叠层脚本中添加判定语句的方案在需要解决代码冗余和减少键值分配以及键值冲突的地方同样适用。
第三方面，基于第一方面和第二方面的内容，本实施例提供一种PCB设计的处理系统200，PCB包括多个基础叠层。结合图2，所述PCB设计的处理系统200包括：
接收模块201，被配置为接收键值，不同的键值对应不同的基础叠层；
确定模块202，被配置为根据键值在所述基础叠层中确定需要进行目标操作的目标叠层，并确定目标叠层所对应的目标叠层名称；
匹配模块203，被配置为将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作；
其中，所述键值为采用编码的方式为叠层脚本赋予的值，所述目标叠层名称采用多种叠层命名方式中的一种进行命名，所述快捷键文本文件包括多组叠层脚本，每组叠层脚本分别对应一个基础叠层，每组叠层脚本包括多个脚本叠层名称，所述多个脚本叠层名称分别采用不同的叠层命名方式进行命名。
在一种可选的实施例中，所述PCB设计的处理系统200还包括：
编写模块，被配置为编写叠层脚本，以实现对所述目标叠层的目标操作；
所述编写模块包括：
捕获单元，被配置为捕获源铜皮；
调整单元，被配置为调整目标铜皮所需属性为动态铜皮，并定义目标铜皮的网格的状态与源铜皮的网格的状态保持一致；
复制单元，被配置为将目标铜皮复制到目标叠层。
在一种可选的实施例中，所述PCB设计的处理系统200还包括：赋值模块，被配置为对叠层脚本赋予响应键值。
其中，所述响应键值与所述键值一一对应且相同，所述响应键值用于限定键值的组合方式，所述响应键值包括：第一单键位字符和第二单键位字符；
所述第一单键位字符被配置为指示调用用于执行目标操作的指令，所述第二单键位字符被配置为指示目标叠层在PCB中的层数；
所述匹配模块203包括：
第一确定单元，被配置为根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层脚本，并将确定后的叠层脚本作为目标叠层脚本；
匹配单元，被配置为将所述目标叠层名称与目标叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
在一种可选的实施例中，所述赋值模块包括：
整合单元，被配置为将同一组叠层脚本整合为一个叠层组脚本；
赋值单元，被配置为对每个叠层组脚本分别赋予一个不同的响应键值；
所述匹配模块203还包括：
第二确定单元，被配置为根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层组脚本，并将确定后的叠层组脚本中的所有叠层脚本分别作为目标叠层脚本；
第二匹配单元，被配置为将所述目标叠层名称与目标叠层脚本一一进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
在一种可选的实施例中，所述多种叠层命名方式包括：INNER*、ART*、GND*和PWR*。其中，*为自然数并用于表示相应基础叠层在PCB中的层数。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种PCB设计的处理方法，其特征在于，PCB包括多个基础叠层，所述方法包括：
接收键值，不同的键值对应不同的基础叠层；
根据键值在所述基础叠层中确定需要进行目标操作的目标叠层，并确定目标叠层所对应的目标叠层名称；
将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作；
其中，所述目标叠层名称采用多种叠层命名方式中的一种进行命名，所述快捷键文本文件包括多组叠层脚本，每组叠层脚本分别对应一个基础叠层，每组叠层脚本包括多个脚本叠层名称，所述多个脚本叠层名称分别采用不同的叠层命名方式进行命名。
2.根据权利要求1所述的PCB设计的处理方法，其特征在于，所述方法还包括：
编写叠层脚本，以实现对所述目标叠层的目标操作；
所述编写叠层脚本，以实现对所述目标叠层的目标操作，包括：
捕获源铜皮；
调整目标铜皮所需属性为动态铜皮，并定义目标铜皮的网格的状态与源铜皮的网格的状态保持一致；
将目标铜皮复制到目标叠层。
3.根据权利要求1所述的PCB设计的处理方法，其特征在于，所述方法还包括：
对叠层脚本赋予响应键值；
其中，所述响应键值与所述键值一一对应且相同，所述响应键值用于限定键值的组合方式，所述响应键值包括：第一单键位字符和第二单键位字符；
所述第一单键位字符被配置为指示调用用于执行目标操作的指令，所述第二单键位字符被配置为指示目标叠层在PCB中的层数；
所述将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作，还包括：
根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层脚本，并将确定后的叠层脚本作为目标叠层脚本；
将所述目标叠层名称与目标叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
4.根据权利要求3所述的PCB设计的处理方法，其特征在于，所述对叠层脚本赋予响应键值包括：
将同一组叠层脚本整合为一个叠层组脚本；
对每个叠层组脚本分别赋予一个不同的响应键值；
所述将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作，包括：
根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层组脚本，并将确定后的叠层组脚本中的所有叠层脚本分别作为目标叠层脚本；
将所述目标叠层名称与目标叠层脚本一一进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
5.根据权利要求1所述的PCB设计的处理方法，其特征在于，所述多种叠层命名方式包括：INNER*、ART*、GND*和PWR*；
其中，*为自然数并用于表示相应基础叠层在PCB中的层数。
6.一种PCB设计的处理系统，其特征在于，PCB包括多个基础叠层，所述系统包括：
接收模块，被配置为接收键值，不同的键值对应不同的基础叠层；
确定模块，被配置为根据键值在所述基础叠层中确定需要进行目标操作的目标叠层，并确定目标叠层所对应的目标叠层名称；
匹配模块，被配置为将所述目标叠层名称与快捷键文本文件中的叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作；
其中，所述目标叠层名称采用多种叠层命名方式中的一种进行命名，所述快捷键文本文件包括多组叠层脚本，每组叠层脚本分别对应一个基础叠层，每组叠层脚本包括多个脚本叠层名称，所述多个脚本叠层名称分别采用不同的叠层命名方式进行命名。
7.根据权利要求6所述的PCB设计的处理系统，其特征在于，所述系统还包括：
编写模块，被配置为编写叠层脚本，以实现对所述目标叠层的目标操作；
所述编写模块包括：
捕获单元，被配置为捕获源铜皮；
调整单元，被配置为调整目标铜皮所需属性为动态铜皮，并定义目标铜皮的网格的状态与源铜皮的网格的状态保持一致；
复制单元，被配置为将目标铜皮复制到目标叠层。
8.根据权利要求6所述的PCB设计的处理系统，其特征在于，所述系统还包括：
赋值模块，被配置为对叠层脚本赋予响应键值；
其中，所述响应键值与所述键值一一对应且相同，所述响应键值用于限定键值的组合方式，所述响应键值包括：第一单键位字符和第二单键位字符；
所述第一单键位字符被配置为指示调用用于执行目标操作的指令，所述第二单键位字符被配置为指示目标叠层在PCB中的层数；
所述匹配模块包括：
第一确定单元，被配置为根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层脚本，并将确定后的叠层脚本作为目标叠层脚本；
匹配单元，被配置为将所述目标叠层名称与目标叠层脚本进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
9.根据权利要求8所述的PCB设计的处理系统，其特征在于，所述赋值模块包括：
整合单元，被配置为将同一组叠层脚本整合为一个叠层组脚本；
赋值单元，被配置为对每个叠层组脚本分别赋予一个不同的响应键值；
所述匹配模块还包括：
第二确定单元，被配置为根据键值与响应键值的对应关系，确定与所述目标叠层相对应的叠层组脚本，并将确定后的叠层组脚本中的所有叠层脚本分别作为目标叠层脚本；
第二匹配单元，被配置为将所述目标叠层名称与目标叠层脚本一一进行匹配，直至所述目标叠层名称与一个脚本叠层名称匹配成功，则通过执行与匹配成功的脚本叠层名称相应的叠层脚本，以对所述目标叠层进行目标操作。
10.根据权利要求6所述的PCB设计的处理系统，其特征在于，所述多种叠层命名方式包括：INNER*、ART*、GND*和PWR*；
其中，*为自然数并用于表示相应基础叠层在PCB中的层数。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110574960.9A CN113204940B (zh) | 2021-05-25 | 2021-05-25 | Pcb设计的处理方法及系统 |
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| Country | Link |
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