CN113162593B - 晶体管的驱动系统 - Google Patents

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CN113162593B CN202110461708.7A CN202110461708A CN113162593B CN 113162593 B CN113162593 B CN 113162593B CN 202110461708 A CN202110461708 A CN 202110461708A CN 113162593 B CN113162593 B CN 113162593B
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Abstract

本发明提供了一种晶体管的驱动系统，叠加模块将PWM信号与晶体管的集电极电压检测信号叠加生成叠加信号，叠加信号输入驱动电路，由于叠加信号可以实时反映PWM信号与集电极电压检测信号的电压，驱动电路可以根据所述叠加信号判定所述集电极电压是否过压，以及根据所述叠加信号驱动所述晶体管，同时起到驱动晶体管以及检测晶体管的集电极电压的功能，实现对所述晶体管进行过压保护的功能。

Description

晶体管的驱动系统
技术领域
本发明涉及电子电力技术领域，尤其涉及一种晶体管的驱动系统。
背景技术
作为电子开关的晶体管(如IGBT)在各种不同的应用中，会出现晶体管电压过高而失效的情况；例如在电磁感应加热应用中，当存在电压浪涌、不稳定电网或者雷击时，晶体管的集电极电压会达到很高水平，过高的集电极电压容易使晶体管失效，故需对晶体管的集电极电压进行检测并保护。
目前，常规的晶体管集电极电压保护方法通常是在外围增加额外的保护电路，对晶体管的集电极电压进行检测和保护，这种方法需要增加很多电子元件及管脚，导致成本较高且管脚利用率较低，不符合集成电路小型化、高功率密度的发展趋势。
发明内容
本发明的目的在于提供一种晶体管的驱动系统，以解决现有的晶体管集电极电压保护方法中成本较高且管脚利用率较低的问题。
为了达到上述目的，本发明提供了一种晶体管的驱动系统，包括：
信号生成模块，用于生成PWM信号；
信号叠加模块，与所述信号生成模块连接，用于将所述PWM信号与表征所述晶体管的集电极电压的集电极电压检测信号叠加生成叠加信号；以及，
驱动电路，与所述信号叠加模块连接，根据所述叠加信号判定所述晶体管的集电极电压是否过压，以及根据所述叠加信号驱动所述晶体管。
可选的，所述驱动电路包括一输入端，所述PWM信号和所述集电极电压检测信号通过所述输入端输入至所述驱动电路。
可选的，所述信号生成模块以推挽输出方式输出所述PWM信号，所述信号叠加模块包括：
第一阻抗网络，其一端与所述晶体管的集电极连接，另一端与所述驱动电路的输入端连接；以及，
第二阻抗网络，其一端与所述信号生成模块连接，另一端与所述驱动电路的输入端连接。
可选的，所述信号生成模块以推挽输出方式输出时，所述信号生成模块包括两个串联在电源和地之间的开关，两个开关的中间节点输出所述PWM信号。
可选的，所述第一阻抗网络的阻抗大于所述第二阻抗网络的阻抗。
可选的，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000021
其中，VIN为所述叠加信号的电压值，VPWM为所述PWM信号的电压值，Vce为所述晶体管的集电极电压，Z1为所述第一阻抗网络的阻抗，Z2为所述第二阻抗网络的阻抗。
可选的，当所述PWM信号为高电平时，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000022
当所述PWM信号为低电平时，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000023
可选的，所述信号叠加模块还包括：
第三阻抗网络，其一端与所述晶体管的驱动电路的输入端连接，另一端接地。
可选的，所述第一阻抗网络的阻抗大于所述第二阻抗网络及所述第三阻抗网络的阻抗。
可选的，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000024
其中，VIN为所述叠加信号的电压值，VPWM为所述PWM信号的电压值，Vce为所述晶体管的集电极电压，Z1为所述第一阻抗网络的阻抗，Z2为所述第二阻抗网络的阻抗，Z3为所述第三阻抗网络的阻抗。
可选的，当所述PWM信号为高电平时，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000031
当所述PWM信号为低电平时，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000032
可选的，所述第一阻抗网络、第二阻抗网络及所述第三阻抗网络均为电阻。
可选的，所述信号生成模块以开漏输出方式输出所述PWM信号，所述信号叠加模块包括：
第四阻抗网络，其一端与所述晶体管的集电极连接，另一端与所述驱动电路的输入端连接；
第五阻抗网络，其一端与所述信号生成模块连接，另一端与所述驱动电路的输入端连接；以及，
第六阻抗网络，其一端接入一供电电压，另一端连接所述驱动电路的输入端。
可选的，所述信号生成模块以开漏输出方式输出时，所述信号生成模块包括一个开关，所述开关的一端接地，另一端提供所述PWM信号。
可选的，所述第四阻抗网络的阻抗大于所述第五阻抗网络的阻抗及所述第六阻抗网络的阻抗。
可选的，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000033
其中，VIN为所述叠加信号的电压值，VPWM为所述PWM信号的电压值，Vce为所述晶体管的集电极电压，V0为所述供电电压，Z4为所述第四阻抗网络的阻抗，Z5为所述第五阻抗网络的阻抗，Z6为所述第六阻抗网络的阻抗。
可选的，当所述PWM信号为高电平时，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000041
当所述PWM信号为低电平时，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000042
可选的，所述信号叠加模块还包括：
第七阻抗网络，一端与所述驱动电路的输入端连接，另一端接地。
可选的，所述第四阻抗网络的阻抗大于所述第五阻抗网络的阻抗、所述第六阻抗网络的阻抗及所述第七阻抗网络的阻抗。
可选的，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000043
其中，VIN为所述叠加信号的电压值，VPWM为所述PWM信号的电压值，Vce为所述晶体管的集电极电压，V0为所述供电电压，Z4为所述第四阻抗网络的阻抗，Z5为所述第五阻抗网络的阻抗，Z6为所述第六阻抗网络的阻抗，Z7为所述第七阻抗网络的阻抗。
可选的，当所述PWM信号为高电平时，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000044
当所述PWM信号为低电平时，所述叠加信号的电压值满足如下公式：
Figure BDA0003042621490000051
可选的，所述第四阻抗网络、第五阻抗网络的阻抗、第六阻抗网络的阻抗及第七阻抗网络均为电阻。
可选的，所述驱动电路包括：
信号区分模块，接入所述叠加信号，并将所述叠加信号区分为所述PWM信号及所述集电极电压检测信号并分别输出；
驱动模块，与所述信号区分模块连接，接收所述PWM信号和所述集电极电压检测信号，根据所述集电极电压检测信号产生过压检测信号，并根据所述过压检测信号和所述PWM信号产生控制所述晶体管的通断的驱动信号。
可选的，所述驱动电路还包括：
输入端，所述输入端与所述信号区分模块连接，所述信号区分模块通过所述输入端接收所述叠加信号。
可选的，所述信号区分模块包括：
第一电压比较单元，接入所述叠加信号，并将所述叠加信号与第一电压阈值进行比较，以区分出所述PWM信号并输出；
选通单元，所述选通单元的第一端与所述输入端连接，接入所述叠加信号，所述选通单元的第二端与所述第一电压比较单元连接，接入所述PWM信号，并根据所述PWM信号选通，以区分出所述集电极电压检测信号并输出。
可选的，所述选通单元包括选通开关，所述选通开关的第一端接入所述叠加信号，第二端与所述驱动模块连接；且所述选通开关的控制端与所述第一电压比较单元连接，接收所述PWM信号。
可选的，所述驱动模块包括：
第二电压比较单元，与所述选通单元连接，接收所述集电极电压检测信号，将所述集电极电压检测信号与第二电压阈值进行比较，以输出所述过压检测信号；
驱动单元，与所述第一电压比较单元及所述第二电压比较单元连接，用于根据所述PWM信号和所述过压检测信号产生所述驱动信号。
可选的，所述第一电压比较单元及所述第二电压比较单元均为比较器。
可选的，所述信号区分模块、所述驱动模块及所述晶体管集成在同一芯片中。
可选的，所述信号区分模块及所述驱动模块集成在同一芯片中。
可选的，所述叠加信号为所述PWM信号与所述集电极电压检测信号叠加后产生的信号。
在本发明提供的晶体管的驱动系统中，叠加模块将PWM信号与晶体管的集电极电压检测信号叠加生成叠加信号，叠加信号输入驱动电路，由于叠加信号可以实时反映PWM信号与集电极电压检测信号的电压，驱动电路可以根据所述叠加信号判定所述集电极电压是否过压，以及根据所述叠加信号驱动所述晶体管，同时起到驱动晶体管以及检测晶体管的集电极电压的功能，实现对所述晶体管进行过压保护的功能。
附图说明
图1为本发明实施例一提供的晶体管的驱动电路的连接框图；
图2为本发明实施例一提供的PWM信号、集电极电压及叠加信号的示意图；
图3a为本发明实施例一提供的叠加信号SIN与第一电压阈值Vth1的关系图；
图3b为本发明实施例一提供的集电极电压检测信号SVce和第二电压阈值Vth2的关系图；
图4为本发明实施例一提供的晶体管的驱动电路的具体连接框图；
图5为本发明实施例一提供的晶体管的驱动系统的连接框图；
图6为本发明实施例一提供的晶体管的驱动系统的电路图；
图7为本发明实施例二提供的晶体管的驱动系统的电路图；
图8为本发明实施例三提供的晶体管的驱动系统的电路图；
图9为本发明实施例四提供的晶体管的驱动系统的电路图；
其中，附图标记为：
IN-输入端；10-信号区分模块；11-第一电压比较单元；20-驱动模块；21-第二电压比较单元；22-驱动单元；30-信号生成模块；40-信号叠加模块；41-第一阻抗网络；42-第二阻抗网络；43-第三阻抗网络；44-第四阻抗网络；45-第五阻抗网络；46-第六阻抗网络；47-第七阻抗网络；Q-晶体管；SIN-叠加信号；SVce-集电极电压检测信号；SPWM-PWM信号；Vth1-第一电压阈值；Vth2-第二电压阈值；V0-供电电压；Vce-集电极电压。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1为本实施例提供的晶体管的驱动电路的连接框图。如图1所示，所述晶体管的驱动电路包括输入端IN、信号区分模块10及驱动模块20，所述驱动电路用于驱动所述晶体管Q。其中，输入端IN用于接入一PWM信号SPWM与表征所述晶体管Q的集电极电压的集电极电压检测信号SVce的叠加信号SIN，并提供至所述信号区分模块10，所述信号区分模块10将所述叠加信号SIN区分为所述PWM信号SPWM及所述集电极电压检测信号SVce并输出；所述驱动模块20与所述信号区分模块10连接，用于接收所述PWM信号SPWM和所述集电极电压检测信号SVce，根据所述集电极电压检测信号SVce产生过压检测信号，并根据所述过压检测信号和所述PWM信号SPWM产生控制所述晶体管Q的通断的驱动信号。
本实施例中，将所述晶体管Q的集电极电压Vce进行分压后再与所述PWM信号SPWM进行叠加，从而得到所述叠加信号SIN。
图2为本实施例提供的PWM信号SPWM、集电极电压Vce及叠加信号SIN的示意图。如图2所示，所述PWM信号SPWM是用于控制所述晶体管Q通断的控制信号，当所述PWM信号SPWM为高电平(例如是+5V)时，所述PWM信号SPWM控制所述晶体管Q开启；当所述PWM信号SPWM为低电平时，所述PWM信号SPWM控制所述晶体管Q关断。所述集电极电压Vce是所述晶体管Q的集电极上的电压。所述集电极电压检测信号SVce是对所述晶体管Q的集电极电压Vce进行采样后得到的信号，通常为谐振半波信号。本实施例中，对所述集电极电压Vce进行分压，得到所述集电极电压检测信号SVce，然后将所述集电极电压检测信号SVce与所述PWM信号SPWM进行叠加，从而得到所述叠加信号SIN，所述叠加信号SIN可以同时反映所述PWM信号SPWM以及所述集电极电压检测信号SVce。
图3a为本实施例提供的叠加信号SIN与第一电压阈值Vth1的关系图，图3b为本实施例提供的集电极电压检测信号SVce和第二电压阈值Vth2的关系图，图4为本实施例提供的晶体管的驱动电路的连接框图。结合图3a、图3b及图4所示，所述信号区分模块10包括第一电压比较单元11及选通单元12，所述第一电压比较单元11接入所述叠加信号SIN，并将所述叠加信号SIN与第一电压阈值Vth1进行比较，以区分出所述PWM信号SPWM并输出；所述选通单元12的第一端与所述输入端IN连接，接入所述叠加信号SIN，第二端与所述第一电压比较单元11连接，用于接入所述PWM信号SPWM，所述选通单元12根据所述PWM信号SPWM选通，以从所述叠加信号SIN中区分出所述集电极电压检测信号SVce并输出。
本实施例中，所述第一电压比较单元11包括第一比较器(未示出)，所述第一比较器的两个输入端分别用于接入所述叠加信号SIN及所述第一电压阈值Vth1，所述第一比较器将所述叠加信号SIN与所述第一电压阈值Vth1进行比较，以从所述叠加信号SIN中区分出所述PWM信号SPWM并输出。
本实施例中，所述第一比较器的正相输入端用于接入所述叠加信号SIN，负相输入端用于接入所述第一电压阈值Vth1，当所述叠加信号SIN的电压大于所述第一电压阈值Vth1时，所述第二比较器输出高电平，控制所述晶体管Q开启；当所述叠加信号SIN的电压小于所述第一电压阈值Vth1时，所述第一比较器输出低电平，控制所述晶体管Q关断。因此，所述第一比较器输出的信号即为所述PWM信号SPWM。
当所述PWM信号SPWM为高电平时，所述选通单元12关断，所述选通单元12的输出为0，当所述PWM信号SPWM为低电平时，所述选通单元12选通，选通单元12的输出信号和所述叠加信号SIN一致，所述选通单元12的输出信号即为所述集电极电压检测信号SVce。
所述驱动模块20包括第二电压比较单元21及驱动单元22。所述第二电压比较单元21与所述选通单元12连接，并在所述选通单元12选通时将所述集电极电压检测信号SVce与第二电压阈值Vth2进行比较，输出所述过压检测信号；所述驱动单元与所述第一电压比较单元11及所述第二电压比较单元21连接，用于根据所述PWM信号SPWM和所述过压检测信号产生驱动所述晶体管Q的驱动信号。
进一步地，所述选通单元12包括选通开关(未示出)，所述选通开关的第一端与所述输入端IN连接，用于接入所述叠加信号SIN，第二端与所述驱动模块20连接；且所述选通开关的控制端与所述第一电压比较单元11连接，接收所述PWM信号SPWM。
所述选通开关根据PWM信号SPWM控制所述输入端IN与所述驱动模块20之间的通路的通断，也即，当PWM信号SPWM为低电平时，所述选通开关闭合时，所述输入端IN与所述驱动模块20之间的通路导通，将所述叠加信号SIN传输至所述驱动模块20；当PWM信号SPWM为高电平时，所述选通开关关断，所述输入端IN与所述驱动模块20之间的通路关断，停止向所述驱动模块20传输所述叠加信号SIN。
请继续参阅图3a、图3b及图4，所述第二电压比较单元21包括第二比较器(未示出)，所述第二比较器的两个输入端分别用于接入所述选通单元12输出的集电极电压检测信号SVce及所述第二电压阈值Vth2，所述第二比较器将所述集电极电压检测信号SVce与所述第二电压阈值Vth2进行比较，输出所述过压检测信号。因此，所述过压检测信号可以反映所述集电极电压检测信号SVce与所述第二电压阈值Vth2的大小关系，将所述第二电压阈值Vth2设计为所述晶体管Q的集电极电压Vce的安全阈值对应的集电极电压检测信号SVce的电压值，所述过压检测信号即可表征所述集电极电压是否过压。
本实施例中，所述第二比较器的正相输入端用于接入所述集电极电压检测信号SVce，负相输入端用于接入所述第二电压阈值Vth2，当所述集电极电压检测信号SVce的电压大于所述第二电压阈值Vth2时，所述第二比较器输出高电平，即所述过压检测信号为高电平信号，表明所述晶体管Q的集电极电压Vce过大；当所述集电极电压检测信号SVce的电压小于所述第二电压阈值Vth2时，所述第二比较器输出低电平，即所述过压检测信号为低电平信号，表明所述晶体管Q的集电极电压Vce正常。
请继续参阅图4，所述驱动单元22的第二输入端和第一输入端分别接入所述过压检测信号和所述PWM信号SPWM，所述驱动单元22的输出端与所述晶体管Q的控制端连接，所述驱动单元22根据所述过压检测信号和PWM信号SPWM输出控制所述晶体管Q通断的驱动信号。
具体而言，当所述叠加信号SIN的电压大于所述第一电压阈值Vth1时，所述第一电压比较单元11输出的所述PWM信号SPWM为高电平；同时，所述PWM信号SPWM控制所述选通开关关断，所述输入端IN与所述驱动模块20之间的通路关断，该通路上无信号输入所述驱动模块20中，所述驱动单元22根据所述PWM信号SPWM输出所述驱动信号控制所述晶体管Q开启。反之，当所述叠加信号SIN的电压小于所述第一电压阈值Vth1时，所述第一电压比较单元11输出的所述PWM信号SPWM为低电平；同时，所述PWM信号SPWM控制所述选通开关开启，所述输入端IN与所述驱动模块20之间的通路导通，所述第二电压比较单元21接入所述叠加信号SIN，作为所述集电极电压检测信号SVce，进行过压检测，当所述集电极电压检测信号SVce的电压大于所述第二电压阈值Vth2时(即晶体管Q的集电极电压Vce过压时)，所述过压检测信号为高电平，所述驱动单元22根据过压检测信号输出的所述驱动信号控制所述晶体管Q开启，进行过压保护；当所述集电极电压检测信号SVce的电压小于所述第二电压阈值Vth2时(即晶体管Q的集电极电压Vce正常时)，所述过压检测信号为低电平，所述驱动单元22根据所述过压检测信号和PWM信号SPWM输出的所述驱动信号控制所述晶体管Q关断。
作为可选实施例，所述驱动单元22可以包含逻辑电路及与所述逻辑电路连接的驱动子单元，所述逻辑电路可以根据上述控制逻辑(所述PWM信号SPWM和所述过压检测信号与所述驱动信号之间的逻辑)选取一个或至少两个逻辑器件搭建而成。所述逻辑电路的输入端用于接入所述PWM信号SPWM和所述过压检测信号，并输出逻辑信号；所述逻辑电路的输出端与所述驱动子单元的输入端连接，所述驱动子单元接入所述逻辑信号并根据所述逻辑信号输出所述驱动信号。
应理解，由于能够实现所述上述控制逻辑的逻辑电路有很多，例如或门等，本领域技术人员可以根据需要搭建；所述驱动子单元也可以是现有的任何一种晶体管Q的驱动电路，此处不再过多赘述。
可见，本实施例中的晶体管的驱动电路利用所述输入端IN接入所述PWM信号SPWM与表征所述晶体管Q的集电极电压Vce的所述集电极电压检测信号SVce的叠加信号SIN，实现了管脚的复用，提高管脚的利用率；所述驱动模块20可根据所述PWM信号SPWM控制所述晶体管Q的通断，并根据所述集电极电压检测信号SVce产生过压检测信号控制晶体管Q的通断，同时起到驱动所述晶体管Q以及检测所述晶体管Q的集电极电压Vce的功能，实现所述晶体管Q的过压保护。
本实施例中，所述信号区分模块10、所述驱动模块20及所述晶体管Q集成在同一芯片中，实现管脚的复用，提高管脚的利用率，并且可以减少大量外围器件，能够有效控制成本，满足集成电路小型化、高功率密度的发展趋势。
应理解，也可以仅将所述信号区分模块10及所述驱动模块20集成在同一芯片中。
本实施例中，所述晶体管Q为IGBT，作为可选实施例，所述晶体管Q也可以是MOS管等其他功率开关管。
基于此，本实施例还提供了一种晶体管的驱动系统，图5为本实施例提供的晶体管的驱动系统的连接框图。如图5所示，所述晶体管的驱动系统包括依次连接的信号生成模块30、信号叠加模块40及驱动电路。其中，所述信号生成模块30用于生成所述PWM信号SPWM，所述信号叠加模块40用于将所述PWM信号SPWM与表征所述晶体管Q的集电极电压Vce的集电极电压检测信号SVce叠加生成叠加信号SIN，所述驱动电路用于根据所述叠加信号SIN判定晶体管Q的所述集电极电压是否过压及进行过压保护动作，以及根据所述叠加信号SIN驱动所述晶体管Q。
本实施例中，所述驱动电路为图4所示的晶体管的驱动电路，但不应以此为限，所述驱动电路也可以是其他电路，只要能够实现本实施例想要实现的功能即可。
具体而言，所述信号生成模块30的输出端与所述信号叠加模块40的第一输入端连接，所述信号叠加模块40的输出端与所述驱动电路的输入端IN连接，所述驱动电路的晶体管Q的集电极与所述信号叠加模块40的第二输入端连接，晶体管Q的发射极接地Vss。所述信号生成模块30输出所述PWM信号SPWM，所述信号叠加模块40对所述晶体管Q的集电极电压Vce进行采样，得到所述集电极电压检测信号SVce，并将所述集电极电压检测信号SVce与所述PWM信号SPWM进行叠加后输出所述叠加信号SIN，并通过所述驱动电路的输入端IN将所述叠加信号SIN输入所述驱动电路中。因此，所述PWM信号SPWM与所述集电极电压检测信号SVce可以复用管脚。
图6为本实施例提供的晶体管的驱动系统的电路图。如图6所示，所述信号生成模块30包括两个开关，所述两个开关串联连接在电源(为所述信号生成模块30供电)和地Vss之间，所述两个开关的中间节点输出所述PWM信号SPWM，所述信号生成模块30以推挽输出方式输出所述PWM信号SPWM。此时，所述信号叠加模块40包括第一阻抗网络41和第二阻抗网络42，其中，所述第一阻抗网络41的一端与所述晶体管Q的集电极连接，接入所述晶体管Q的集电极电压Vce，所述第一阻抗网络41的另一端与所述驱动电路的输入端IN连接；所述第二阻抗网络42的一端与所述信号生成模块30连接，接入PWM信号SPWM，所述第二阻抗网络42的另一端与所述驱动电路的输入端IN连接，所述第一阻抗网络41和所述第二阻抗网络42的中间节点提供所述叠加信号SIN。
本实施例中，所述第一阻抗网络41的阻抗远大于所述第二阻抗网络42的阻抗。
当所述PWM信号SPWM为高电平(例如是+5V)时，所述晶体管Q开启，所述晶体管Q的集电极电压通常为所述晶体管Q的饱和压降Us(Us约为1V～2.5V)，此时，所述输入端IN的电压为：
Figure BDA0003042621490000121
其中，VIN为所述叠加信号SIN的电压值，VPWM为所述PWM信号SPWM的电压值，Z1为所述第一阻抗网络41的阻抗，Z2为所述第二阻抗网络42的阻抗。
由于所述第一阻抗网络41的阻抗远大于所述第二阻抗网络42的阻抗，公式(1)可化简为：
Figure BDA0003042621490000122
当所述PWM信号SPWM为低电平(0V)时，所述晶体管Q关断，此时，所述输入端IN的电压为：
Figure BDA0003042621490000131
可见，此时，所述输入端IN上的电压与所述晶体管Q的集电极电压Vce(所述集电极电压Vce正常时，电压在1000V左右，所述集电极电压Vce过压时，电压在1300V以上)按分压比例保持一致，此电压信号即为所述集电极电压检测信号SVce。
根据公式(2)和公式(3)可得：
Figure BDA0003042621490000132
可见，所述叠加信号SIN的电压为所述PWM信号SPWM与所述集电极电压检测信号SVce的叠加，所述叠加信号SIN输入所述驱动电路中，由于所述叠加信号SIN可以实时反映所述PWM信号SPWM与所述集电极电压Vce，所述驱动电路可以检测出集电极电压Vce是否过压和进行过压保护动作，以及根据所述PWM信号SPWM控制所述晶体管Q的正常导通与关断。
实施例二
图7为本实施例提供的晶体管的驱动系统的电路图。如图7所示，与实施例一的区别在于，本实施例中，所述信号叠加模块40还包括第三阻抗网络43，也即：所述信号叠加模块40包括第一阻抗网络41、第二阻抗网络42及第三阻抗网络43。
所述第一阻抗网络41的一端与所述晶体管Q的集电极连接，所述第一阻抗网络41的另一端与所述驱动电路的输入端IN连接；所述第二阻抗网络42的一端与所述信号生成模块30连接，所述第二阻抗网络42的另一端与所述驱动电路的输入端IN连接，所述第三阻抗网络43的一端与所述驱动电路的输入端IN连接，另一端接地Vss。
本实施例中，所述第一阻抗网络41的阻抗远大于所述第二阻抗网络42及所述第三阻抗网络43的阻抗。
当所述PWM信号SPWM为高电平(例如是+5V)时，所述晶体管Q开启，所述晶体管Q的集电极电压通常为所述晶体管Q的饱和压降Us(Us约为1V～2.5V)，此时，所述输入端IN的电压为：
Figure BDA0003042621490000141
其中，VIN为所述叠加信号SIN的电压值，VPWM为所述PWM信号SPWM的电压值，Z1为所述第一阻抗网络41的阻抗，Z2为所述第二阻抗网络42的阻抗，Z3为所述第三阻抗网络的阻抗。
由于所述第一阻抗网络41的阻抗远大于所述第二阻抗网络42及所述第三阻抗网络43的阻抗，公式(5)可化简为：
Figure BDA0003042621490000142
当所述PWM信号SPWM为低电平(0V)时，所述晶体管Q关断，此时，所述输入端IN的电压为：
Figure BDA0003042621490000143
可见，此时，所述输入端IN上的电压与所述集电极电压Vce(所述集电极电压Vce正常时，电压在1000V左右，Vce过压时，所述集电极电压在1300V以上)按分压比例保持一致，此电压信号即为所述集电极电压检测信号SVce。
根据公式(6)和公式(7)可得：
Figure BDA0003042621490000144
可见，所述叠加信号SIN的电压为所述PWM信号SPWM与所述集电极电压检测信号SVce的叠加。
实施例三
图8为本实施例提供的晶体管的驱动系统的电路图。如图8所示，本实施例中，所述信号生成模块30包括一个开关，所述开关的一端接地Vss，另一端输出所述PWM信号SPWM，所述信号生成模块30以开漏输出方式输出所述PWM信号SPWM。此时，所述信号叠加模块40包括：第四阻抗网络44、第五阻抗网络45及第六阻抗网络46。其中，所述第四阻抗网络44的一端与所述晶体管Q的集电极连接，所述第四阻抗网络44的另一端与所述驱动电路的输入端IN连接；所述第五阻抗网络45的一端与所述信号生成模块30连接，所述第五阻抗网络45的另一端与所述驱动电路的输入端IN连接；所述第六阻抗网络46的一端用于接入一供电电压V0，所述第六阻抗网络46的另一端连接所述驱动电路的输入端IN。
本实施例中，所述第四阻抗网络44的阻抗远大于所述第五阻抗网络45及所述第六阻抗网络46的阻抗。
当所述信号生成模块30输出开路时，所述PWM信号SPWM为高电平，但由于开漏输出方式无法输出真正的高电平，所以所述PWM信号SPWM不是真正的高电平，而是呈现高阻态，没有驱动能力；通过所述第六阻抗网络46可以将所述PWM信号SPWM的电压拉到高电平，等效于输出高电平。此时，所述晶体管Q开启，所述晶体管Q的集电极电压Vce通常为所述晶体管Q的饱和压降Us(Us约为1V～2.5V)，此时，所述输入端IN的电压为：
Figure BDA0003042621490000151
其中，VIN为所述叠加信号SIN的电压值，VPWM为所述PWM信号SPWM的电压值，V0为所述供电电压，Z4为所述第四阻抗网络44的阻抗，Z5为所述第五阻抗网络45的阻抗，Z6为所述第六阻抗网络46的阻抗。
由于所述第四阻抗网络44的阻抗远大于所述第五阻抗网络45及所述第六阻抗网络46的阻抗，公式(9)可化简为：
Figure BDA0003042621490000152
此时：
Figure BDA0003042621490000161
当所述信号生成模块30输出导通时，所述PWM信号SPWM为低电平(类似的，所述PWM信号SPWM也不是真正的低电平，而是低阻态)，VPWM＝0，所述晶体管Q关断，此时，所述输入端IN的电压为：
Figure BDA0003042621490000162
可见，此时所述输入端IN上的电压与所述集电极电压Vce(所述集电极电压Vce正常时，电压在1000V左右，所述集电极电压Vce过压时，电压在1300V以上)按分压比例保持一致，此电压信号即为集电极电压检测信号SVce。
根据公式(10)、公式(11)和公式(12)可得：
Figure BDA0003042621490000163
可见，所述叠加信号SIN的电压为所述PWM信号SPWM与所述集电极电压检测信号SVce的叠加，微小直流偏置电压可以忽略。
为了更加清楚的阐述本实施例中的电压叠加模块，以下将以举个例子进行说明。
令所述第四阻抗网络44为第一电阻，所述第五阻抗网络45为第二电阻，所述第六阻抗网络46为第三电阻。令所述第一电阻的阻值R1为820kΩ，所述第二电阻的阻值R2＝1.5kΩ，所述第三电阻的阻值R3＝82kΩ，所述供电电压V0为+5V。根据公式(13)可得，当所述信号生成模块30输出开路时，VIN＝4.55V，当所述信号生成模块30输出导通时，VIN＝0.09V+0.00179Vce，当所述晶体管Q的集电极电压Vce为峰值为1300V的谐振半波时，所述输入端IN输入的信号为峰值为2.33V的谐振半波。
实施例四
图9为本实施例提供的晶体管的驱动系统的电路图。如图9所示，与实施例三的区别在于，所述信号叠加模块还包括第七阻抗网络47。也即：所述信号叠加模块40包括：第四阻抗网络44、第五阻抗网络45、第六阻抗网络46及第七阻抗网络47。其中，所述第四阻抗网络44的一端与所述晶体管Q的集电极连接，所述第四阻抗网络44的另一端与所述晶体管的驱动电路的输入端IN连接；所述第五阻抗网络45的一端与所述信号生成模块30连接，所述第五阻抗网络45的另一端与所述晶体管的驱动电路的输入端IN连接；所述第六阻抗网络46的一端用于接入一供电电压V0，所述第六阻抗网络46的另一端连接所述晶体管的驱动电路的输入端IN；所述第七阻抗网络47一端与所述晶体管的驱动电路的输入端IN连接，所述第七阻抗网络47的另一端接地Vss。
本实施例中，所述第四阻抗网络44的阻抗远大于所述第五阻抗网络45、所述第六阻抗网络46及所述第七阻抗网络47的阻抗。
当所述信号生成模块30输出开路时，所述PWM信号SPWM为高电平，但由于开漏输出方式无法输出真正的高电平，所以所述PWM信号SPWM不是真正的高电平，而是呈现高阻态，没有驱动能力；通过所述第六阻抗网络46可以将所述PWM信号SPWM的电压拉到高电平，等效于输出高电平。此时，所述晶体管Q开启，所述晶体管Q的集电极电压Vce通常为所述晶体管Q的饱和压降Us(Us约为1V～2.5V)，此时，所述输入端IN的电压为：
Figure BDA0003042621490000171
其中，VIN为所述叠加信号SIN的电压值，VPWM为所述PWM信号SPWM的电压值，V0为所述供电电压，Z4为所述第四阻抗网络44的阻抗，Z5为所述第五阻抗网络45的阻抗，Z6为所述第六阻抗网络46的阻抗，Z7为所述第七阻抗网络47的阻抗。
由于所述第四阻抗网络44的阻抗远大于所述第五阻抗网络45、所述第六阻抗网络46及所述第七阻抗网络47的阻抗，公式(14)可化简为：
Figure BDA0003042621490000172
此时：
Figure BDA0003042621490000181
当所述信号生成模块30输出导通时，所述PWM信号SPWM为低电平(类似的，所述PWM信号SPWM也不是真正的低电平，而是低阻态)，VPWM＝0，所述晶体管Q关断，此时，所述输入端IN的电压为：
Figure BDA0003042621490000182
可见，此时所述输入端IN上的电压与所述集电极电压Vce(所述集电极电压Vce正常时，电压在1000V左右，所述集电极电压Vce过压时，电压在1300V以上)按分压比例保持一致，此电压信号即为集电极电压检测信号SVce。
根据公式(15)、公式(16)和公式(17)可得：
Figure BDA0003042621490000183
可见，所述叠加信号SIN的电压为所述PWM信号SPWM与所述集电极电压检测信号SVce的叠加，微小直流偏置电压可以忽略。
为了更加清楚的阐述本实施例中的电压叠加模块，以下将以举个例子进行说明。
令所述第四阻抗网络44为第一电阻，所述第五阻抗网络45为第二电阻，所述第六阻抗网络46为第三电阻，所述第七阻抗网络47为第四电阻。令所述第一电阻的阻值R1为820kΩ，所述第二电阻的阻值R2＝1.5kΩ，所述第三电阻的阻值R3＝82kΩ，所述第四电阻的阻值R4＝30kΩ，所述供电电压V0为+18V。根据公式(18)可得，当所述信号生成模块30输出开路时，VIN＝4.7V，当所述信号生成模块30输出导通时，VIN＝0.31V+0.00171Vce，当所述晶体管Q的集电极电压Vce为峰值为1300V的谐振半波时，所述输入端IN输入的信号为0.31V的直流偏置加峰值为2.22V的谐振半波。
综上，在本实施例提供的驱动系统中，叠加模块将PWM信号与晶体管的集电极电压检测信号叠加生成叠加信号，叠加信号输入驱动电路，由于叠加信号可以实时反映PWM信号与集电极电压检测信号的电压，驱动电路可以根据所述叠加信号判定所述集电极电压是否过压，以及根据所述叠加信号驱动所述晶体管，同时起到驱动晶体管以及检测晶体管的集电极电压的功能，实现对所述晶体管进行过压保护的功能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (29)

1.一种晶体管的驱动系统，其特征在于，包括：
信号生成模块，用于生成PWM信号；
信号叠加模块，与所述信号生成模块连接，用于将所述PWM信号与表征所述晶体管的集电极电压的集电极电压检测信号叠加生成叠加信号；以及，
驱动电路，与所述信号叠加模块连接，根据所述叠加信号判定所述晶体管的集电极电压是否过压，以及根据所述叠加信号驱动所述晶体管；
所述驱动电路包括一输入端，所述信号叠加模块连接所述驱动电路的输入端，利用所述输入端输出包括所述PWM信号与所述集电极电压检测信号的叠加信号至所述驱动电路，实现了管脚的复用；
所述驱动电路包括：
信号区分模块，接入所述叠加信号，并将所述叠加信号区分为所述PWM信号及所述集电极电压检测信号并分别输出；
驱动模块，与所述信号区分模块连接，接收所述PWM信号和所述集电极电压检测信号，根据所述集电极电压检测信号产生过压检测信号，并根据所述过压检测信号和所述PWM信号产生控制所述晶体管的通断的驱动信号。
2.如权利要求1所述的晶体管的驱动系统，其特征在于，所述信号生成模块以推挽输出方式输出所述PWM信号，所述信号叠加模块包括：
第一阻抗网络，其一端与所述晶体管的集电极连接，另一端与所述驱动电路的输入端连接；以及，
第二阻抗网络，其一端与所述信号生成模块连接，另一端与所述驱动电路的输入端连接。
3.如权利要求2所述的晶体管的驱动系统，其特征在于，所述信号生成模块以推挽输出方式输出时，所述信号生成模块包括两个串联在电源和地之间的开关，两个开关的中间节点输出所述PWM信号。
4.如权利要求2所述的驱动系统，其特征在于，所述第一阻抗网络的阻抗大于所述第二阻抗网络的阻抗。
5.如权利要求4所述的晶体管的驱动系统，其特征在于，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000021
其中，VIN为所述叠加信号的电压值，VPWM为所述PWM信号的电压值，Vce为所述晶体管的集电极电压，Z1为所述第一阻抗网络的阻抗，Z2为所述第二阻抗网络的阻抗。
6.如权利要求5所述的晶体管的驱动系统，其特征在于，当所述PWM信号为高电平时，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000022
当所述PWM信号为低电平时，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000023
7.如权利要求2所述的晶体管的驱动系统，其特征在于，所述信号叠加模块还包括：
第三阻抗网络，其一端与所述晶体管的驱动电路的输入端连接，另一端接地。
8.如权利要求7所述的驱动系统，其特征在于，所述第一阻抗网络的阻抗大于所述第二阻抗网络及所述第三阻抗网络的阻抗。
9.如权利要求8所述的晶体管的驱动系统，其特征在于，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000024
其中，VIN为所述叠加信号的电压值，VPWM为所述PWM信号的电压值，Vce为所述晶体管的集电极电压，Z1为所述第一阻抗网络的阻抗，Z2为所述第二阻抗网络的阻抗，Z3为所述第三阻抗网络的阻抗。
10.如权利要求9所述的晶体管的驱动系统，其特征在于，当所述PWM信号为高电平时，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000025
当所述PWM信号为低电平时，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000031
11.如权利要求7所述的晶体管的驱动系统，其特征在于，所述第一阻抗网络、第二阻抗网络及所述第三阻抗网络均为电阻。
12.如权利要求1所述的晶体管的驱动系统，其特征在于，所述信号生成模块以开漏输出方式输出所述PWM信号，所述信号叠加模块包括：
第四阻抗网络，其一端与所述晶体管的集电极连接，另一端与所述驱动电路的输入端连接；
第五阻抗网络，其一端与所述信号生成模块连接，另一端与所述驱动电路的输入端连接；以及，
第六阻抗网络，其一端接入一供电电压，另一端连接所述驱动电路的输入端。
13.如权利要求12所述的晶体管的驱动系统，其特征在于，所述信号生成模块以开漏输出方式输出时，所述信号生成模块包括一个开关，所述开关的一端接地，另一端提供所述PWM信号。
14.如权利要求12所述的驱动系统，其特征在于，所述第四阻抗网络的阻抗大于所述第五阻抗网络的阻抗及所述第六阻抗网络的阻抗。
15.如权利要求14所述的晶体管的驱动系统，其特征在于，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000032
其中，VIN为所述叠加信号的电压值，VPWM为所述PWM信号的电压值，Vce为所述晶体管的集电极电压，V0为所述供电电压，Z4为所述第四阻抗网络的阻抗，Z5为所述第五阻抗网络的阻抗，Z6为所述第六阻抗网络的阻抗。
16.如权利要求15所述的晶体管的驱动系统，其特征在于，当所述PWM信号为高电平时，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000041
当所述PWM信号为低电平时，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000042
17.如权利要求12所述的晶体管的驱动系统，其特征在于，所述信号叠加模块还包括：
第七阻抗网络，一端与所述驱动电路的输入端连接，另一端接地。
18.如权利要求17所述的驱动系统，其特征在于，所述第四阻抗网络的阻抗大于所述第五阻抗网络的阻抗、所述第六阻抗网络的阻抗及所述第七阻抗网络的阻抗。
19.如权利要求18所述的晶体管的驱动系统，其特征在于，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000043
其中，VIN为所述叠加信号的电压值，VPWM为所述PWM信号的电压值，Vce为所述晶体管的集电极电压，V0为所述供电电压，Z4为所述第四阻抗网络的阻抗，Z5为所述第五阻抗网络的阻抗，Z6为所述第六阻抗网络的阻抗，Z7为所述第七阻抗网络的阻抗。
20.如权利要求19所述的晶体管的驱动系统，其特征在于，当所述PWM信号为高电平时，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000044
当所述PWM信号为低电平时，所述叠加信号的电压值满足如下公式：
Figure FDA0003844894440000051
21.如权利要求17所述的晶体管的驱动系统，其特征在于，所述第四阻抗网络、第五阻抗网络的阻抗、第六阻抗网络的阻抗及第七阻抗网络均为电阻。
22.如权利要求1所述的晶体管的驱动系统，其特征在于，所述驱动电路还包括：
输入端，所述输入端与所述信号区分模块连接，所述信号区分模块通过所述输入端接收所述叠加信号。
23.如权利要求22所述的晶体管的驱动系统，其特征在于，所述信号区分模块包括：
第一电压比较单元，接入所述叠加信号，并将所述叠加信号与第一电压阈值进行比较，以区分出所述PWM信号并输出；
选通单元，所述选通单元的第一端与所述输入端连接，接入所述叠加信号，所述选通单元的第二端与所述第一电压比较单元连接，接入所述PWM信号，并根据所述PWM信号选通，以区分出所述集电极电压检测信号并输出。
24.如权利要求23所述的晶体管的驱动系统，其特征在于，所述选通单元包括选通开关，所述选通开关的第一端接入所述叠加信号，第二端与所述驱动模块连接；且所述选通开关的控制端与所述第一电压比较单元连接，接收所述PWM信号。
25.如权利要求23所述的晶体管的驱动系统，其特征在于，所述驱动模块包括：
第二电压比较单元，与所述选通单元连接，接收所述集电极电压检测信号，将所述集电极电压检测信号与第二电压阈值进行比较，以输出所述过压检测信号；
驱动单元，与所述第一电压比较单元及所述第二电压比较单元连接，用于根据所述PWM信号和所述过压检测信号产生所述驱动信号。
26.如权利要求25所述的晶体管的驱动系统，其特征在于，所述第一电压比较单元及所述第二电压比较单元均为比较器。
27.如权利要求22～26中任一项所述的晶体管的驱动系统，其特征在于，所述信号区分模块、所述驱动模块及所述晶体管集成在同一芯片中。
28.如权利要求22～26中任一项所述的晶体管的驱动系统，其特征在于，所述信号区分模块及所述驱动模块集成在同一芯片中。
29.如权利要求1所述的晶体管的驱动系统，其特征在于，所述叠加信号为所述PWM信号与所述集电极电压检测信号叠加后产生的信号。
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