CN113140247A - 三维阻变式随机读取存储器 - Google Patents
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Abstract
本发明提出一种三维阻变式随机读取存储器（3D‑RRAM）。阻变式随机读取存储（RRAM）阵列(0A)含有一条哑字线和多条哑位线。只有位于哑字线和哑位线交叉处的存储元被编程；其它所有哑存储元均未编程。读取数据时，哑字线和一条数据字线的上电压同时上升到读电压。本发明还提出了各种参考电压的产生方法。
Description
技术领域
本发明涉及集成电路存储器领域，更确切地说，涉及阻变式存储器（RRAM）。
背景技术
三维阻变式存储器（3D-RRAM）是一种非易失性半导体存储器，它包括有多个在垂直方向上堆叠的RRAM存储单元。相对于传统平面型RRAM的存储元分布在二维平面上，3D-RRAM的存储元分布在三维立体空间中，具有容量大，速度快、能耗低等优点。此外， 3D-RRAM能够进行多次编程，断电数据不会丢失，适用于当前的电子存储设备。
典型的阻变式存储器（RRAM）由两个金属电极夹一个薄介电层组成，介电层作为离子传输和存储介质。选用材料的不同会对实际作用机制带来较大差别，但本质都是经由外部刺激（如电压）引起存储介质离子运动和局部结构变化，进而造成电阻变化，并利用这种电阻差异来存储数据。图1A-图1D显示了四种状态的RRAM，其阻变材料22分别处于四种状态：’0’, ‘1’, ‘2’, ‘3’。 每个RRAM存储元（如1aa）含有一顶电极30a、一底电极20a、一阻变器22和一准导通膜24。在阻变器进行变成后（图1A-图1D）转变为有不同阻值的电阻。准导通膜24具有如下特性：当外加电压的数值小于读电压或外加电压的方向与读电压相反时，准导通膜的电阻远大于其在读电压下的电阻。
已编程的存储元1aa-1ad，他们其中有不同的导体丝（conducive filament）。由于存储元1aa的阻值最大，导体丝极细，所以其可以等效为无导体丝。存储元1ab-1ad中的阻变器22中形成了具有不同大小的导体丝25x-25z。其中，存储元1ab中的导体丝25x最细，其电阻在所有已编程阻变器中最大；存储元1ad中的导体丝25z最粗，其电阻在所有已编程反熔丝膜中最小；存储元1ac中的导体丝25y介于存储元1ab和1ad之间，其电阻也介于两者之间。
图2描述了一种典型3D-RRAM 00。它含有一个半导体衬底0和两个堆叠在衬底0上方的RRAM存储层100、200。其中，存储层200叠置在存储层100上。半导体衬底0中的晶体管及其互连线构成一衬底电路（包括3D-RRAM的周边电路）。每个存储层（如100）含有多条地址线（包括字线20a、20b…和位线30a、30b…）和多个RRAM存储元（如1aa-1bb…）。每个存储层（如100）还含有多个RRAM阵列。接触通道孔（如20av、30av）将地址线（如20a、30a）和衬底0耦合。一般说来，每个RRAM存储元只存储一位信息。
发明内容
本发明的主要目的是提供一种容量更大的3D-RRAM。
本发明的另一目的是提供一种哑位线所需资源较少的3D-RRAM。
为了实现这些以及其他的目的，本发明提出一种多位元三维阻变式存储器（多位元3D-RRAM）。它包含多个堆叠在衬底上方并与该衬底耦合的RRAM存储元。阻变式存储器结构简单，它是由一个二极管和一个阻变器组成,利用高电压改变材料的阻值的大小, 即擦/写要存储的信息 ,然后用一个适当的小电压读取存储的信息。通过改变编程电流电压，使阻变材料呈现不同的阻值。RRAM存储元具有N（N>2）种状态：0，1，… N-1。按其电阻从大到小排列为R0、R1... RN-1，其中，R0为状态’0’的电阻，R1为状态’1’的电阻，…RN-1为状态’N-1’的电阻。由于N>2，每个RRAM存储元存储多位（>1位）信息。
为了保证3D-RRAM的正常工作，本发明提出使用差分读出放大器来读出存储元的状态，其第一输入是待测数据存储元（存储数据的存储元）的位线电压Vb，第二输入是来自哑存储元（提供读出参考电压的存储元）的参考电压Vref。哑存储元也具有N种状态。为了测量数据存储元的状态，需要做N-1个测量。在第k（k=1，2，… N-1）个测量过程中，参考电压Vref,k = (Vk-1+Vk)/2，其中，Vk-1是’k-1’哑存储元的位线电压，Vk是’k’哑存储元的位线电压。如果Vref,k-1<Vb<V ref,k，则数据存储元的状态是’k’。
附图说明
图1A-图1D是具有四种状态的RRAM存储元之截面图。
图2是一种三维阻变式存储器（3D-RRAM）的透视图。
图3表示一种RRAM存储元的电路符号。
图4A是四种RRAM存储元的I-V图；图4B表示阻变器电阻（RAF）与编程电流（IP）的关系。
图5A-图5C是三种RRAM存储元的截面图。
图6A表示一种采用全读模式并使用差分读出放大器的RRAM存储阵列；图6B-图6C是其电信号时序图。
图7A表示另一种采用全读模式并使用差分读出放大器的RRAM存储阵列；图7B是其电信号时序图。
图8是一种含有哑字线的RRAM存储阵列。
在上述电路图中，实心圆表示已编程存储元，空心圆表示未编程存储元。
具体实施方式
图3表示一种RRAM存储元1的电路符号。存储元1含有一阻变器12和一二极管14。阻变器12含有反熔丝膜22，其电阻在编程时从高阻状态转变为低阻或从低阻状态变为高阻。二极管14含有准导通膜24，它泛指任何具有如下特征的二端器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。
图4A-图4B披露各种RRAM存储元1aa-1ad的电学特性。图4A是四种不同状态’0’-’3’下存储元1aa-1ad的I-V特性图。其中，I-V曲线130对应于状态为’0’的存储元1aa，I-V曲线131对应于状态为’1’的存储元1ab，I-V曲线132对应于状态为’2’的存储元1ac，I-V曲线133对应于状态为’3’的存储元1ad。二极管12具有一导通电压（turn-on voltage）Von。当外加电压超过Von后，二极管12的电阻大为下降，这时存储元1的电阻主要由已编程阻变器14的电阻决定。
图4B表示阻变器电阻（RRRAM）与编程电流（IP）的关系。通过改变IP，已编程阻变器具有不同电阻RRRAM。RRRAM与IP具有反比关系。对于状态’1’，其编程电流IP1较小，因此其电阻R1较大；对于状态’3’，其编程电流IP3较大，因此其电阻R3较小；状态’2’则介于状态’1’和状态’3’之间。总体说来，Ip1<Ip2<Ip3，R1>R2>R3。
图5A-图5C是三种RRAM存储元1aa的截面图。在图5A的实施例中，底电极（字线）20a含有金属或高掺杂的半导体材料。顶电极（位线）30a含有金属或高掺杂的半导体材料。阻变器22所选用的材料多为金属氧化物，也可以采用硫化物、或有机介质材料。准导通膜24用于形成二极管14。对于半导体二极管14来说，底电极20a含有P+半导体材料、准导通膜24含有N-半导体材料、顶电极30a含有N+半导体材料。另一种可能情况是，底电极20a含有金属材料、准导通膜24含有P+/N-/N+二极管、顶电极30a另含金属材料。对于肖特基二极管14来说，底电极20a含有金属材料、准导通膜24含有N-半导体材料、顶电极30a含有N+半导体材料。对于陶瓷二极管14来说，底电极20a含有金属材料、准导通膜24含有陶瓷材料（如金属氧化物）、顶电极30a另含金属材料。
图5B的实施例与图5A类似，除了在阻变器22和准导通膜24之间还含有一层导体材料26。该导体材料26最好是一层金属材料，以避免在编程时编程电流损伤准导通膜24。图5C的实施例比图5A和图5B简单。它没有一个独立的准导通膜24。在电流通过阻变器22后，顶电极30a和底电极20a自然形成一二极管。作为一个例子，底电极20a是高掺杂的P+半导体材料，顶电极30a是高掺杂的N+半导体材料。对于熟悉本领域的专业人士来说，RRAM存储元1aa还可以采用很多其它形式。
为了在外界干扰较大时保证3D-RRAM的正常工作，本发明提出使用差分读出放大器来测量存储元的状态。图6A-图6C表示第一种采用差分读出放大器的RRAM存储阵列0A。该实施例含有N-1（=3）个差分读出放大器58a-58c。差分读出放大器58a-58c均有两个输入，第一输入是数据存储元（存储数据的存储元）的位线电压Vb，第二输入是由哑存储元（提供参考电压的存储元）提供的参考电压Vref,1-Vref,3（图6A）。比方说，差分读出放大器58a的参考电压是Vref,1~(V’0’+V’1’)/2，它介于状态’0’位线电压（即在读出状态’0’存储元时的位线电压）和状态’1’位线电压（即在读出状态’1’存储元时的位线电压）之间，最好是其平均值。
为了产生这些参考电压Vref,1-Vref,3，RRAM存储阵列0A除了含有数据位线30a-30z（它们组成数据位线组30DT），还含有2N-2（=6）条哑位线31a-31f（它们组成哑位线组30DY）。每条字线（如20a）含有2N-2（=6）个哑存储元1a0-1z5。这些哑存储元1a0-1z3具有N种状态。其中，字线20a上哑存储元1a0-1a5的状态分别为’0’, ‘1’, ‘1’, ‘2’, ‘2’, ‘3’ （图6A）。对于Vref,1来说，由于哑位线31a（与状态’0’存储元电耦合）和哑位线31b（与状态’1’存储元电耦合）短接，读出放大器58a的第二输入53a具有如下参考电压Vref,1~(V’0’+V’1’)/2。对于Vref,2来说，由于哑位线31c（与状态’1’存储元电耦合）和哑位线31d（与状态’2’存储元电耦合）短接，读出放大器58b的第二输入53b具有如下参考电压Vref,2~(V’1’+V’2’)/2。对于Vref,3来说，由于哑位线31e（与状态’2’存储元电耦合）和哑位线31f（与状态’3’存储元电耦合）短接，读出放大器58c的第二输入53c具有如下参考电压Vref,3~(V’2’+V’3’)/2（图6B）。为了测量数据存储元的状态，需要在N-1（=3）个差分读出放大器58a-58c处做N-1（=3）个测量。在第k（k=1，2，… N-1）个测量过程中，如果Vref,k-1<Vb<V ref,k，则数据存储元的状态是’k’。在此以数据存储元1ab（状态’2’）为例。对于与数据存储元1ab电耦合的数据位线30b，其电压51为状态’2’位线电压。在读出放大器58a-58c与Vref,1-Vref,3比较后，读出放大器58a和58b的输出55a和55b为高，读出放大器58c的输出55c为低。相应地，存储元1ab的状态能被推算出（图6C）。
图7A-图7B表示第二种使用差分读出放大器的RRAM存储阵列0A。差分读出放大器58D的第一输入是数据存储元的位线电压Vb，第二输入为参考电压Vref。存储阵列0A只需N（=4）条哑位线，每条字线（如20a）含有N（=4）个哑存储元1a0-1z3。这些哑存储元1a0-1z3具有N种状态（图7A）。为了测量数据存储元的状态，需要做N-1次测量。在第k（k=1，2，… N-1）次测量过程中，参考电压Vref,k = (Vk-1+Vk)/2，其中，Vk-1是状态’k-1’哑存储元的位线电压，Vk是状态’k’哑存储元的位线电压。如果Vref,k-1<Vb<V ref,k，则待测数据存储元的状态是k（图7B）。
在此以数据存储元1ab（状态’2’）为例。在第一次测量T1时，控制信号56a为高，其它控制信号56b和56c为低，这时传输晶体管56a1和56a2导通，差分读出放大器58D的第二输入53上的信号是Vref,1~(V’0’+V’1’)/2。由于位线30b（状态’2’）上的电压大于第二输入53的电压Vref,1，差分放大器58D输出55为高。在第二次测量T2时，控制信号56b为高，其它控制信号56a和56c为低，这时传输晶体管 56b1和56b2导通，第二输入53上的信号是Vref,2~(V’1’+V’2’)/2，差分放大器58D输出55还为高。在第三次测量T3时，控制信号56c为高，其它控制信号56a和56b为低，这时传输晶体管 56c1和56c2导通，第二输入53上的信号是Vref,3~(V’2’’+V’3’)/2，差分放大器58D输出55为低。通过分析三次测量T1, T2, T3时的输出55，可以读出存储元1ab的信息（图7B）。
在上述实施例（图6A-图7B）中，行解码器52、列解码器54和差分读出放大器58a-58c均位于衬底0上，它们是衬底电路0K的一部分。而存储阵列0A堆叠在衬底电路0K之上，并覆盖至少部分衬底电路0K。与传统的平面型RRAM相比，3D-RRAM芯片具有较小面积，成本较低。
所有的哑存储元都需要在出厂测试时进行预编程，预编程需要对哑存储元的电阻做精确控制。对于图6A（或图7A）的实施例来说，每条字线上都有2N-2个（或N个）哑存储元，存储阵列0A（含有M条数据字线和N条数据位线）中的哑存储元数目为(2N-2)*M（或N*M）。这些哑存储元都需要进行精确预编程，过多的精确预编程会导致测试时间过长。为了降低精确预编程的时间，需要减少哑存储元的编程量。因此，本发明还提出一种含有哑字线的RRAM存储阵列。如图8所示，RRAM存储阵列0A含有多条数据字线20a、20b… 20y, 20z，以及一条哑字线20D。预编程仅对哑字线和哑位线交叉处的哑存储元1D1-1D5进行，其它哑存储元（如1a0-1a5, 1b0-1b5, 1y0-1y5, 1z0-1z5）均不需要预编程（它们均处于未编程状态）。在读过程中，除了将被选中字线（如20a）上的电压升高到VR，同时还将哑字线20D上的电压升高到VR。由于哑字线20D与所有数据位线30a-30z交叉处的哑存储元1Da-1Dz均未编程，哑字线20D上的电压升高不会影响数据位线30a-30z上的信号。此外，由于被选中字线（如20a）与所有哑位线31a-31f交叉处的哑存储元1a0-1a5也均未编程，被选中字线上的电压升高也不会影响哑位线31a-31f上的信号。因此，其读过程与图6A-图7B类似。
本说明书中的例子虽然是横向3D-RRAM（即存储层的方向平行于衬底0），对于熟悉本领域的专业人士来说，这些实施例均可以应用到纵向3D-RRAM（即存储串的方向垂直于衬底0）中。在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。比如说，除了具有N=4种状态（即每个存储元存储2位信息），本发明还可以推广到N=8种或更多种状态（即每个存储元存储3位或更多位信息）。本发明中的哑字线和哑位线设计理念还可以推广到其它半导体存储器中。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。
Claims (10)
1.一种三维阻变式随机读取存储器（3D-RRAM），其特征在于含有：
一半导体衬底(0)；
一堆叠在所述半导体衬底(0)上方、并含有多条数据字线(20a-20z)和多条数据位线(30a-30z)的阻变式随机读取存储（RRAM）阵列(0A)；
一条与所述数据字线(20a-20z)平行的哑字线(20D)；
一条与所述数据位线(30a-30z)平行的哑位线(31b)；
一位于在所述哑字线(20D)和所述哑位线(31b)交叉处的哑存储元(1D1)，所述哑存储元(1D1)已编程；
位于所述数据字线(20a-20z)和所述哑位线(31b)交叉处的所有哑存储元(1a1-1z1)均未编程；位于所述哑字线(20D)和所述数据位线(30a-30z)交叉处的所有哑存储元(1Da-1Dz)均未编程。
2.一种三维阻变式随机读取存储器（3D-RRAM），其特征在于含有：
一半导体衬底(0)；
一堆叠在所述半导体衬底(0)上方、并含有多条数据字线(20a-20z)和多条数据位线(30a-30z)的阻变式随机读取存储（RRAM）阵列(0A)；
一条与所述数据字线(20a-20z)平行的哑字线(20D)，位于所述哑字线(20D)和所述数据位线(30a-30z)交叉处的所有哑存储元(1Da-1Dz)均未编程；
在读过程中，所述哑字线(20D)上的电压升高，所述多条数据字线(20a-20z)中被选中的一条数据字线(20a)上的电压也升高。
3.根据权利要求1或2所述的存储器，其特征还在于含有：一差分读出放大器(58a,58D)，所述差分读出放大器(58a, 58D)的一个输入(53a, 53)与所述哑位线(31b)耦合。
4.根据权利要求1或2所述的存储器，其特征还在于含有：一条与所述数据位线(30a-30z)平行的第二哑位线(31a)。
5.根据权利要求4所述的存储器，其特征还在于含有：一位于在所述哑字线(20D)和所述第二哑位线(31a)交叉处的第二哑存储元(1D0)，所述第二哑存储元(1D0)未编程。
6.根据权利要求5所述的存储器，其特征还在于含有：一差分读出放大器(58a, 58D)，所述差分读出放大器(58a, 58D)的一个输入(53a, 53)与所述哑位线(31b)和所述第二哑位线(31a)耦合。
7.根据权利要求4所述的存储器，其特征还在于含有：一条与所述数据位线(30a-30z)平行的第三哑位线(31d)；一位于在所述哑字线(20D)和所述第三哑位线(31d)交叉处的第三哑存储元(1D3)，所述第三哑存储元(1D3)已编程，其电阻与所述哑存储元(1D1)不同。
8.一种三维阻变式随机读取存储器（3D-RRAM），其特征在于含有：
一半导体衬底(0)；
一堆叠在所述半导体衬底(0)上方、并含有多条数据字线(20a-20z)和多条数据位线(30a-30z)的阻变式随机读取存储（RRAM）阵列(0A)；
一第一哑位线(31a)，所述第一哑位线(31a)上有一第一哑存储元(1a0)，所述第一哑存储元(1a0)未编程；
一第二哑位线(31b)，所述第二哑位线(31b)上有一第二哑存储元(1a1)，所述第二哑存储元(1a1)已编程；
一第三哑位线(31c)，所述第三哑位线(31c)上有一第三哑存储元(1a2)，所述第三哑存储元(1a2)已编程且电阻与所述第二哑存储元(1a1)处于相同状态；
一第四哑位线(31d)，所述第四哑位线(31d)上有一第四哑存储元(1a3)，所述第四哑存储元(1a3)已编程但与所述第二哑存储元(1a1)处于不同状态；
一第一差分读出放大器(58a)，所述第一差分读出放大器(58a)的一输入(53a)与所述第一和第二哑存储元(1a0, 1a1)电耦合；
一第二差分读出放大器(58b)，所述第二差分读出放大器(59b)的一输入(53b)同时与所述第三和第四哑存储元(1a2, 1a3)电耦合。
9.一种三维阻变式随机读取存储器（3D-RRAM），其特征在于含有：
一半导体衬底(0)；
一堆叠在所述半导体衬底(0)上方、并含有多条数据字线(20a-20z)和多条数据位线(30a-30z)的阻变式随机读取存储（RRAM）阵列(0A)；
一第一哑位线(32a)，所述第一哑位线(32a)上有一第一哑存储元(1a0)，所述第一哑存储元(1a0)未编程；
一第二哑位线(32b)，所述第二哑位线(32b)上有一第二哑存储元(1a1)，所述第二哑存储元(1a1)已编程；
一第三哑位线(32c)，所述第三哑位线(32c)上有一第三哑存储元(1a2)，所述第三哑存储元(1a2)已编程但与所述第二哑存储元(1a1) 处于不同状态；
一差分读出放大器(58D)，在第一测量时，所述差分读出放大器(58D)的一输入(53)与所述第一和第二哑存储元(1a0, 1a1)电耦合；在做第二测量时，所述差分读出放大器(58D)的所述输入(53)与所述第二和第三哑存储元(1a1, 1a2)电耦合。
10.根据权利要求8或9所述的存储器，其特征还在于含有：一哑字线(20D)，所述第一和第二哑存储元(1D0, 1D1)位于所述第一和第二哑位线与所述哑字线(20D)的交叉处。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010052642.1A CN113140247A (zh) | 2020-01-17 | 2020-01-17 | 三维阻变式随机读取存储器 |
| US16/921,879 US11170863B2 (en) | 2016-04-14 | 2020-07-06 | Multi-bit-per-cell three-dimensional resistive random-access memory (3D-RRAM) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010052642.1A CN113140247A (zh) | 2020-01-17 | 2020-01-17 | 三维阻变式随机读取存储器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113140247A true CN113140247A (zh) | 2021-07-20 |
Family
ID=76808350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010052642.1A Pending CN113140247A (zh) | 2016-04-14 | 2020-01-17 | 三维阻变式随机读取存储器 |
Country Status (1)
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2020
- 2020-01-17 CN CN202010052642.1A patent/CN113140247A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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