CN113128156A - 一种qdr sram应用验证系统及其验证方法 - Google Patents

Abstract

本发明公开了一种QDR SRAM应用验证系统，包括PC机、QDRSRAM应用验证板和程控电源，该系统实现了对被测QDR SRAM电路各种功能的全面验证。本发明同时公开了一种基于该系统的验证方法，该方法首先确定上电顺序，然后进行读写功能应用验证、JTAG功能应用验证和I/O电流特性应用验证。本发明验证功能全面、通用性强，对QDR SRAM的应用验证具有重要意义。

Description

一种QDR SRAM应用验证系统及其验证方法

技术领域

本发明属于芯片应用验证领域，涉及一种QDR SRAM应用验证系统及其验证方法。

背景技术

目前国内设计和生产宇航用QDR SRAM的厂商大都处于起步阶段，对QDR SRAM应用验证的经验很少，其中大部分应用验证系统和验证方法主要是验证QDR SRAM控制器与QDRSRAM的时序匹配性，首先对QDR SRAM的验证项目不够充分，且不能兼容不同型号QDR SRAM，第二验证方法相对单一，不具有通用性。为此，需开发一种QDR SRAM应用验证系统及其验证方法，以满足QDR SRAM的应用验证需求。

发明内容

本发明的技术解决问题是：克服现有技术的不足，为QDR SRAM应用验证提供一套验证功能全面、通用性强的QDR SRAM的应用验证系统及其验证方法。

本发明的技术解决方案是：

一种QDR SRAM应用验证系统，包括PC机、QDR SRAM应用验证板和程控电源；

QDR SRAM应用验证板包括FPGA、串口模块、电源模块、可控电源模块、电流检测模块、JTAG和被测QDR SRAM；

串口模块包括串口端口和RS232串口芯片，串口模块用于连接PC机和FPGA，将PC机的验证指令发送给FPGA，并将FPGA反馈的验证结果发送给PC机；

FPGA内部集成QDR SRAM控制器和可控时钟单元，QDR SRAM控制器用于连接被测QDR SRAM，QDR SRAM控制器根据接收的PC机验证指令，向被测QDR SRAM发送控制信号、地址和输入数据，采集被测QDR SRAM的输出数据；可控时钟单元为FPGA内部PLL，用于产生两种时钟频率，第一种时钟频率用于供FPGA正常工作，第二种时钟频率作为被测QDR SRAM的输入时钟频率；根据被测QDR SRAM的输出数据验证被测QDR SRAM功能是否正常，验证结果反馈给串口模块；

电源模块分别给FPGA、串口模块、电流检测模块供电；

可控电源模块给被测QDR SRAM提供内核供电电压和I/O供电电压；

电流检测模块用于采集被测QDR SRAM的I/O电流模拟信号，将其转换成为数字信号，发送给FPGA；

JTAG接收PC机发送的JTAG指令和预加载数据，并转发给被测QDR SRAM；捕获被测QDR SRAM的输出数据，转发给PC机；

程控电源为电源模块和可控电源模块供电；

PC机：向串口模块发送验证指令，通过串口模块接收验证结果，并进行记录和显示；向JTAG发送JTAG指令和预加载数据，对JTAG捕获的数据进行记录和显示，并验证被测QDR SRAM的JTAG功能是否正常。

所述被测QDR SRAM根据有无ODT功能，分为带ODT功能和不带ODT功能两种类型；

被测QDR SRAM与FPGA之间设置50欧姆上拉电阻，被测QDR SRAM和上拉电阻之间通过跳线帽的方式连接，当测试不带ODT功能的QDR SRAM时，将跳线帽扣上；当测试带ODT功能的QDR SRAM时，将跳线帽摘下；实现了在同一个插座下两种不同类型QDR SRAM的验证。

被测QDR SRAM有两种工作模式：QDRⅠ工作模式和QDRⅡ工作模式，其中QDRⅠ工作模式为将内部PLL关闭，具有1个周期的延迟；QDRⅡ工作模式为将内部PLL打开，工作频率在120MHz与指定的最大时钟频率之间，具有2.5个时钟延迟。

所述QDR SRAM应用验证系统的验证方法，首先确定被测QDR SRAM的上电顺序，然后对其进行读写功能应用验证、JTAG功能应用验证和I/O电流特性应用验证。

被测QDR SRAM内部PLL的工作频率在120MHz与指定的最大时钟频率之间时，QDRⅠ工作模式为将内部PLL关闭，不使用被测QDR SRAM内部PLL，不需要确定QDRⅠ工作模式的上电顺序；在QDRⅡ工作模式时使用PLL，因此需要确定QDRⅡ工作模式的上电顺序，被测QDRSRAM内部PLL通过被测QDR SRAM输入管脚DOFF#控制，当DOFF#为低电平时PLL关闭；当DOFF#为高电平时，PLL打开；

QDRⅡ工作模式的上电顺序如下：

(1)首先FPGA将被测QDR SRAM的输入管脚DOFF#置为低电平，复位被测QDR SRAM内部PLL电路；

(2)在I/O供电电压上电前，FPGA控制可控电源模块使得内核供电电压上电；

(3)在内核供电电压上电后，FPGA控制可控电源模块使得I/O供电电压上电；

(4)在FPGA通过可控时钟单元设置被测QDR SRAM输入时钟稳定后，FPGA将被测QDRSRAM的输入管脚DOFF#置为高电平。

(5)上电顺序完成。

所述读写功能应用验证方法如下：

根据被测QDR SRAM的工作模式，PC机通过串口模块将对应的验证指令发送给FPGA；

FPGA通过可控时钟单元设置被测QDR SRAM输入时钟频率，并通过QDR SRAM控制器将控制信号、输入数据和地址发送给被测QDR SRAM，所述输入数据为斜三角测试图形码，写入时保证上下左右相邻的地址写入的输入数据均不相同，直至所有地址写入完毕；

FPGA通过可控电源模块调整被测QDR SRAM的工作电压，被测QDR SRAM将输出数据传回给FPGA；

FPGA将输入数据和输出数据进行对比，如果输入数据和输出数据相同，将继续执行程序，当程序执行结束时，若输入数据和输出数据一直相同，则表示被测QDR SRAM的读写功能正常，如果输入数据和输出数据不一致，表示被测QDR SRAM的读写功能异常，FPGA将该输入数据、输出数据和对应的地址作为验证结果，通过串口模块传输至PC机，PC机将记录和显示结果。

所述JTAG功能应用验证方法如下：

PC机通过JTAG向被测QDR SRAM发送SAMPLE/PRELOAD指令，JTAG首先读入PC机输入的预加载的数据，然后在被测QDR SRAM的边界扫描器TAP中捕获输入和输出引脚上的数据，读出所捕获数据，并将捕获的数据传送给PC机记录和显示，当捕获的数据与预加载的数据一致时，被测QDR SRAM的JTAG功能正常；当捕获的数据与预加载的数据不一致时，被测QDRSRAM的JTAG功能异常。

I/O电流特性应用验证方法如下：

(S1)考虑被测QDR SRAM的工作模式和工作频率范围较宽，I/O电流特性应用验证重点验证被测QDR SRAM在QDRⅡ模式和输入时钟频率为250MHz时，I/O电流的数据；

(S2)使用电流检测模块采集被测QDR SRAM的I/O电流模拟信号，将其经过模数转换转换成I/O电流数据发送给FPGA，FPGA将I/O电流数据和被测QDR SRAM最大工作电流值进行对比，如果电流数据不超过最大工作电流值，则证明被测QDR SRAM的I/O电流正常，如果电流数据超过被测QDR SRAM最大工作电流值，则表示被测QDR SRAM的I/O电流存在问题，FPGA将上述结果以及该I/O电流数据通过串口模块传输至PC机，PC机将记录和显示。

与现有技术相比，本发明具有如下有益效果：

本发明提供了一套验证项目全面、通用性强的QDR SRAM的应用验证系统及其验证方法，在该系统下可以测试两种不同类型的QDR SRAM，并且减少了电路板面积和插座数量，从而节约了硬件成本，基于该系统的应用验证方法验证功能全面和通用性强，对于QDRSRAM的应用验证具有重要意义。

附图说明

图1为本发明QDR SRAM应用系统原理框图；

图2为本发明QDR SRAM验证方法示意图。

具体实施方式

参见图1，本发明QDR SRAM应用验证系统包括PC机、QDR SRAM应用验证板和程控电源。

QDR SRAM应用验证板包括FPGA、串口模块、电源模块、可控电源模块、电流检测模块、JTAG和被测QDR SRAM

FPGA内部集成QDR SRAM控制器和可控时钟单元，QDR SRAM控制器用于连接被测QDR SRAM，QDR SRAM控制器根据接收的PC机验证指令，向被测QDR SRAM发送控制信号、地址和输入数据，采集被测QDR SRAM的输出数据；可控时钟单元为FPGA内部PLL，用于产生两种时钟频率，第一种时钟频率用于供FPGA正常工作，第二种时钟频率作为被测QDR SRAM的输入时钟频率；根据被测QDR SRAM的输出数据验证被测QDR SRAM功能是否正常，验证结果反馈给串口模块。

串口模块包括串口端口和RS232串口芯片，串口模块用于连接PC机和FPGA，将PC机的验证指令发送给FPGA，并将FPGA反馈的验证结果发送给PC机。

电源模块为以LTM4644电源芯片为核心的模块，分别给FPGA、串口模块、电流检测模块提供供电电压；

可控电源模块包括继电器、调压电阻和电源芯片，分别给被测QDR SRAM提供内核供电电压和I/O供电电压；

电流检测模块为MCP321模数转换器为核心的模块，用于采集被测QDR SRAM的I/O电流模拟信号，将其转换成为数字信号，发送给FPGA。

JTAG接收PC机发送的JTAG指令和预加载数据，并转发给被测QDR SRAM；捕获被测QDR SRAM的输出数据，转发给PC机；

程控电源为电源模块和可控电源模块供电；

PC机：向串口模块发送验证指令，通过串口模块接收验证结果，并进行记录和显示；向JTAG发送JTAG指令和预加载数据，对JTAG捕获的数据进行记录和显示，并验证被测QDR SRAM的JTAG功能是否正常。

根据有无ODT功能，被测QDR SRAM分为带ODT功能和不带ODT功能两种类型；被测QDR SRAM与FPGA之间设置50欧姆上拉电阻，被测QDR SRAM和上拉电阻之间通过跳线帽的方式连接，当测试不带ODT功能的QDR SRAM时，将跳线帽扣上；当测试带ODT功能的QDR SRAM时，将跳线帽摘下；实现了在同一个插座下两种不同类型QDR SRAM的验证，减少了电路板面积和插座数量，从而节约了硬件成本。

参见图2，本发明QDR SRAM应用验证方法首先确定被测QDR SRAM的上电顺序，然后对其进行读写功能应用验证、JTAG功能应用验证和I/O电流特性应用验证。

上电顺序如下：

当启动QDR SRAM时，需要两种电压，即内核供电电压和I/O供电电压。

QDR SRAM内部使用了一个PLL，PLL使用QDR SRAM输入时钟作为其同步输入，输入必须具有较低的相位抖动。如果输入时钟不稳定并且启用了PLL，PLL可能会锁定不正确的频率，则使QDR SRAM工作不稳定，因此需要通过应用验证系统验证QDR SRAM上电顺序，保证输入时钟稳定时启用PLL，使得QDR SRAM正常工作。

QDR SRAM内部PLL的工作频率在120MHz与指定的最大时钟频率之间，在QDRⅠ工作模式为将内部PLL关闭，不使用QDR SRAM内部PLL，不需要确定QDRⅠ模式下QDR SRAM上电顺序；在QDRⅡ工作模式时使用PLL，因此需要确定QDRⅡ工作模式的上电顺序。

QDR SRAM内部PLL通过QDR SRAM输入管脚DOFF#控制，当DOFF#为低电平时PLL关闭；当DOFF#为高电平时，PLL打开。

上电顺序—使用DOFF#控制

(1)首先FPGA将DOFF#置为低电平，复位QDR SRAM内部PLL电路。

(2)在I/O供电电压上电前，FPGA控制可调电压模块使得内核供电电压上电。

(3)在内核供电电压上电后，FPGA控制可调电压模块使得I/O供电电压上电。

(4)在FPGA通过可控时钟单元设置被测QDR SRAM输入时钟稳定后，FPGA才会将DOFF#置为高电平。

(5)上电顺序完成。

读写功能应用验证步骤如下：

(a)被测QDR SRAM是一款具备抗辐射性能的高速QDRⅡ+SRAM存储器，被测QDRSRAM有两种工作模式：QDRⅠ工作模式和QDRⅡ工作模式，其中QDRⅠ工作模式为将内部PLL关闭，具有1个周期的延迟；QDRⅡ工作模式为将内部PLL打开，工作频率在120MHz与指定的最大时钟频率之间，具有2.5个时钟延迟，针对被测QDR SRAM不同的工作模式，设计两种对应的程序。

(b)根据被测QDR SRAM的工作模式，PC机发送对应的指令给FPGA，FPGA通过可控时钟单元设置被测QDR SRAM输入时钟频率，并通过QDR SRAM控制器将控制信号、输入数据和写入地址发送给被测QDR SRAM，输入数据为斜三角测试图形码。

本发明中的QDR SRAM分为18位地址的QDR SRAM和19位地址的QDR SRAM；

18位地址的QDR SRAM，斜三角测试图形码的码型为：

每个QDR SRAM地址A[17:0]写入36位的{A[17:0],A[17:0]}输入数据，保证上下左右相邻的物理地址写入数据均不相同。

19位地址的QDR SRAM，斜三角测试图形码的码型为：

每个QDR SRAM地址A[18:0]写入36位的{A[18:0],A[16:0]}数据，保证上下左右相邻的物理地址写入数据均不相同。

当所有地址的输入数据写入完毕时，FPGA通过可控电源模块调整被测QDR SRAM的工作电压，被测QDR SRAM将输出数据传回给FPGA，FPGA将输入数据和输出数据进行对比，如果结果相同，将继续执行程序，直至程序结束结果均相同，则表示被测QDR SRAM的读写功能正常，如果结果不一致，FPGA将该输入数据、输出数据和对应的地址通过串口模块传输至PC机，PC机将记录和显示结果，则表示被测QDR SRAM的读写功能存在问题。

JTAG功能应用验证：

PC机通过JTAG向被测QDR SRAM发送SAMPLE/PRELOAD指令，JTAG首先读入PC机输入的预加载的数据，然后在被测QDR SRAM的边界扫描器TAP中捕获输入和输出引脚上的数据，读出所捕获数据，并将捕获的数据传送给PC机记录和显示，当捕获的数据与预加载的数据一致时，被测QDR SRAM的JTAG功能正常；当捕获的数据与预加载的数据不一致时，被测QDRSRAM的JTAG功能异常。

I/O电流特性应用验证：

(S1)考虑被测QDR SRAM的工作模式和工作频率范围较宽，I/O电流特应用验证性主要验证是QDR SRAM在QDRⅡ模式和输入时钟频率为250MHz时，I/O电流的数据。

(S2)使用电流检测模块采集被测QDR SRAM的I/O电流模拟信号，将其经过模数转换转换成I/O电流数据发送给FPGA，FPGA将I/O电流数据和被测QDR SRAM最大工作电流值进行对比，如果电流数据不超过最大工作电流值，则证明被测QDR SRAM的I/O电流正常，如果电流数据超过被测QDR SRAM最大工作电流值，则表示被测QDR SRAM的I/O电流存在问题，FPGA将上述结果以及该I/O电流数据通过串口模块传输至PC机，PC机将记录和显示。综上，本发明提供了一套验证项目全面、通用性强的QDR SRAM的应用验证系统及其验证方法，在该系统下可以测试两种不同类型的QDR SRAM，并且减少了电路板面积和插座数量，从而节约了硬件成本，基于该系统的应用验证方法验证功能全面和通用性强，对于QDR SRAM的应用验证具有重要意义。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (8)

1.一种QDR SRAM应用验证系统，其特征在于：包括PC机、QDR SRAM应用验证板和程控电源；

QDR SRAM应用验证板包括FPGA、串口模块、电源模块、可控电源模块、电流检测模块、JTAG和被测QDR SRAM；

串口模块包括串口端口和RS232串口芯片，串口模块用于连接PC机和FPGA，将PC机的验证指令发送给FPGA，并将FPGA反馈的验证结果发送给PC机；

FPGA内部集成QDR SRAM控制器和可控时钟单元，QDR SRAM控制器用于连接被测QDRSRAM，QDR SRAM控制器根据接收的PC机验证指令，向被测QDR SRAM发送控制信号、地址和输入数据，采集被测QDR SRAM的输出数据；可控时钟单元为FPGA内部PLL，用于产生两种时钟频率，第一种时钟频率用于供FPGA正常工作，第二种时钟频率作为被测QDR SRAM的输入时钟频率；根据被测QDR SRAM的输出数据验证被测QDR SRAM功能是否正常，验证结果反馈给串口模块；

电源模块分别给FPGA、串口模块、电流检测模块供电；

可控电源模块给被测QDR SRAM提供内核供电电压和I/O供电电压；

电流检测模块用于采集被测QDR SRAM的I/O电流模拟信号，将其转换成为数字信号，发送给FPGA；

JTAG接收PC机发送的JTAG指令和预加载数据，并转发给被测QDR SRAM；捕获被测QDRSRAM的输出数据，转发给PC机；

程控电源为电源模块和可控电源模块供电；

PC机：向串口模块发送验证指令，通过串口模块接收验证结果，并进行记录和显示；向JTAG发送JTAG指令和预加载数据，对JTAG捕获的数据进行记录和显示，并验证被测QDRSRAM的JTAG功能是否正常。

2.根据权利要求1所述的一种QDR SRAM应用验证系统，其特征在于，所述被测QDR SRAM根据有无ODT功能，分为带ODT功能和不带ODT功能两种类型；

被测QDR SRAM与FPGA之间设置50欧姆上拉电阻，被测QDR SRAM和上拉电阻之间通过跳线帽的方式连接，当测试不带ODT功能的QDR SRAM时，将跳线帽扣上；当测试带ODT功能的QDR SRAM时，将跳线帽摘下；实现了在同一个插座下两种不同类型QDR SRAM的验证。

3.根据权利要求2所述的一种QDR SRAM应用验证系统，其特征在于，被测QDR SRAM有两种工作模式：QDRⅠ工作模式和QDRⅡ工作模式，其中QDRⅠ工作模式为将内部PLL关闭，具有1个周期的延迟；QDRⅡ工作模式为将内部PLL打开，工作频率在120MHz与指定的最大时钟频率之间，具有2.5个时钟延迟。

4.权利要求3所述QDR SRAM应用验证系统的验证方法，其特征在于，首先确定被测QDRSRAM的上电顺序，然后对其进行读写功能应用验证、JTAG功能应用验证和I/O电流特性应用验证。

5.根据权利要求4所述的验证方法，其特征在于，

被测QDR SRAM内部PLL的工作频率在120MHz与指定的最大时钟频率之间时，QDRⅠ工作模式为将内部PLL关闭，不使用被测QDR SRAM内部PLL，不需要确定QDRⅠ工作模式的上电顺序；在QDRⅡ工作模式时使用PLL，因此需要确定QDRⅡ工作模式的上电顺序，被测QDR SRAM内部PLL通过被测QDR SRAM输入管脚DOFF#控制，当DOFF#为低电平时PLL关闭；当DOFF#为高电平时，PLL打开；

QDRⅡ工作模式的上电顺序如下：

(1)首先FPGA将被测QDR SRAM的输入管脚DOFF#置为低电平，复位被测QDR SRAM内部PLL电路；

(2)在I/O供电电压上电前，FPGA控制可控电源模块使得内核供电电压上电；

(3)在内核供电电压上电后，FPGA控制可控电源模块使得I/O供电电压上电；

(4)在FPGA通过可控时钟单元设置被测QDR SRAM输入时钟稳定后，FPGA将被测QDRSRAM的输入管脚DOFF#置为高电平。

(5)上电顺序完成。

6.根据权利要求4所述的验证方法，其特征在于，所述读写功能应用验证方法如下：

根据被测QDR SRAM的工作模式，PC机通过串口模块将对应的验证指令发送给FPGA；

FPGA通过可控时钟单元设置被测QDR SRAM输入时钟频率，并通过QDR SRAM控制器将控制信号、输入数据和地址发送给被测QDR SRAM，所述输入数据为斜三角测试图形码，写入时保证上下左右相邻的地址写入的输入数据均不相同，直至所有地址写入完毕；

FPGA通过可控电源模块调整被测QDR SRAM的工作电压，被测QDR SRAM将输出数据传回给FPGA；

FPGA将输入数据和输出数据进行对比，如果输入数据和输出数据相同，将继续执行程序，当程序执行结束时，若输入数据和输出数据一直相同，则表示被测QDR SRAM的读写功能正常，如果输入数据和输出数据不一致，表示被测QDR SRAM的读写功能异常，FPGA将该输入数据、输出数据和对应的地址作为验证结果，通过串口模块传输至PC机，PC机将记录和显示结果。

7.根据权利要求4所述的验证方法，其特征在于，所述JTAG功能应用验证方法如下：

PC机通过JTAG向被测QDR SRAM发送SAMPLE/PRELOAD指令，JTAG首先读入PC机输入的预加载的数据，然后在被测QDR SRAM的边界扫描器TAP中捕获输入和输出引脚上的数据，读出所捕获数据，并将捕获的数据传送给PC机记录和显示，当捕获的数据与预加载的数据一致时，被测QDR SRAM的JTAG功能正常；当捕获的数据与预加载的数据不一致时，被测QDR SRAM的JTAG功能异常。

8.根据权利要求4所述的验证方法，其特征在于，I/O电流特性应用验证方法如下：

(S1)考虑被测QDR SRAM的工作模式和工作频率范围较宽，I/O电流特性应用验证重点验证被测QDR SRAM在QDRⅡ模式和输入时钟频率为250MHz时，I/O电流的数据；

(S2)使用电流检测模块采集被测QDR SRAM的I/O电流模拟信号，将其经过模数转换转换成I/O电流数据发送给FPGA，FPGA将I/O电流数据和被测QDR SRAM最大工作电流值进行对比，如果电流数据不超过最大工作电流值，则证明被测QDR SRAM的I/O电流正常，如果电流数据超过被测QDR SRAM最大工作电流值，则表示被测QDR SRAM的I/O电流存在问题，FPGA将上述结果以及该I/O电流数据通过串口模块传输至PC机，PC机将记录和显示。

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