CN113114210B - 一种自偏置过温保护电路 - Google Patents

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Abstract

本发明属于电子电路技术领域，具体涉及一种自偏置过温保护电路。本发明的电路不需要其他模块提供偏置电流以及偏置电压，且避免了使用运放，本发明利用三极管的VEB结采样温度信息，利用了沟道长度调制效应对过温保护电路实现输出。避免其它模块提供偏置电流和偏置电压，避免了使用电压比较器，从而减小了工艺失调对过温保护模块的影响。

Description

一种自偏置过温保护电路
技术领域
本发明属于电子电路技术领域，具体涉及一种自偏置过温保护电路。
背景技术
过温保护电路在模拟集成电路的各个领域内都应用广泛。在高压GaN栅驱动中，随着温度的上升，器件的热效应越发的严重，特别是对于Si基的GaN器件，其物理特性会发生变化，严重缩减系统的效率。如果没有过温保护电路对芯片内部电路进行关断，MOS管阈值的负温特性，还会帮助温度上升形成正循环，最后封装无法有效散热，导致内部器件的烧毁。
常规的过温保护电路如图1所示，其利用三极管Q1的VEB电压采样温度信息，由于其基级为基准电压值，几乎不随温度改变。所以当VEB随着温度变化时，发射极也会有相同的变化，从而触发比较器进行逻辑翻转，在正常不过温的情况下比较器的输出都为低电平，当出现过温时，比较器的输出翻高。同时，由于避免温度的微小变化引起过温电路输出的误反转或持续反转，还需要要引入迟滞产生电路，改变模块翻高或翻低的温度判断点。常规的过温保护电路需要基准部分电路的配合，其三极管偏置的电流温度特性会影响过温保护电路的温度反转点，且需要产生两个几乎不随温度变化的基准电压，除此之外，还需要一个比较器作为逻辑控制，而比较器的输入运放对管又会带来工艺失调的温度，进一步影响到过温保护模块的精度。
发明内容
本发明的目的，就是针对上述问题，提出一种自偏置过温保护电路，该电路不需要其他模块提供偏置电流以及偏置电压，且避免使用运放，从而尽可能的最小的受到其他模块的影响，减小工艺误差带来的性能变化。
本发明的技术方案是：
一种自偏置过温保护电路，如图2所示，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一电阻、第二电阻、第三电阻、第一PNP管、第二PNP管、第三PNP管；其中，
第一PMOS管的源极接电源，第一PMOS管的栅极和漏极互连；
第一PNP管的发射极接第一PMOS管的漏极，第二PNP管的发射极通过第一电阻后接第一PMOS管的漏极，第一PNP管的基极接第二PNP管的基极和第三PNP管的发射极，第三PNP管的基极接第一PNP管的集电极，第三PNP管的集电极接地；
第一NMOS管的漏极接第二PNP管的集电极，第一NMOS管的栅极与漏极互连，第一NMOS管的源极接地；
第四PMOS管的源极接第一PNP管的集电极，第四PMOS管的栅极和漏极互连；第二NMOS管的漏极接第四PMOS管的漏极，第二NMOS管的栅极接第二PNP管的集电极，第二NMOS管的源极接地；
第二PMOS管的源极接电源，第二PMOS管的栅极接第一PMOS管的漏极；第三PMOS管的源极接第一PMOS管的漏极，第三PMOS管的栅极接第二PMOS管的漏极，第三PMOS管的源极与漏极之间通过第二电阻连接；第五PMOS管的源极通过第三电阻后接第三PMOS管的漏极，第五PMOS管的栅极接第四PMOS管的漏极；第三NMOS管的漏极接第五PMOS管的漏极，第三NMOS管的栅极接第二PNP管的集电极，第三NMOS管的源极接地；第四NMOS管的漏极接第二PMOS管的漏极，第四NMOS管的栅极接第五PMOS管的漏极，第四NMOS管的源极接地；
第六PMOS管的源极接电源，栅极接第二PMOS管的漏极；第七PMOS管的源极接第六PMOS管的漏极，第七PMOS管的栅极接第二PMOS管的漏极；第五NMOS管的漏极接第七PMOS管的漏极，第五NMOS管的栅极接第二PMOS管的漏极；第六NMOS管的漏极接第五NMOS管的源极，第六NMOS管的栅极接第二PMOS管的漏极，第六NMOS管的源极接地；
第八PMOS管的源极接第六PMOS管的漏极，第八PMOS管的栅极接第七PMOS管的漏极，第八PMOS管的漏极接地；第七NMOS管的源极接第五NMOS管的源极，第七NMOS管的栅极接第七PMOS管的漏极，第七NMOS管的漏极接电源；
第九PMOS管的源极接电源，栅极接第七PMOS管的漏极；第八NMOS管的漏极接第九PMOS管的漏极，第八NMOS管的栅极接第七PMOS管的漏极，第八NM OS管的源极接地；
第九PMOS管漏极与第八NMOS管漏极的连接点为输出端。。
本发明的有益效果为：提出一种自偏置过温保护电路，相比传统的过温保护电路，其工艺角的偏差量更小。
附图说明
图1为传统的过温保护电路结构示意图；
图2为本发明的电路结构原理图；
图3为本发明的电路极限工艺角仿真图。
具体实施方式
下面结合附图，对本发明技术方案进行详细描述：
如图2所示，为本发明提出的过温保护电路示意图。
本发明的工作原理为：利用三极管的VEB结采样温度信息，利用了沟道长度调制效应对过温保护电路实现输出。避免其它模块提供偏置电流和偏置电压，避免了使用电压比较器，从而减小了工艺失调对过温保护模块的影响。
电路上电启动过程如下。当VCC从0开始快速上升时，MP1栅端的寄生电容会导致MP1的栅端无从快速跟随VCC的上电速度，从而打开MP1管为下面的电路充电，从而抬高A点，当A点上升上升到
VEB1+VGS,TH1+VTLnN/R1
MN1导通，A点下方所有支路电流确定，开始下拉A点电位直至平衡。
本发明实现过温保护功能的原理如下,假设低温下C点初始态为低，MP3导通：PNP2、PNP1及电阻R1产生正温度系数电流，电流经过MN1管拷贝到MN3管，产生正温度系数的下拉电流IPTAT，IPTAT如下：
IPTAT＝(VEB1-VEB2)/R1＝VTlnN/R1
其中N为PNP2同PNP1的并联数比。
同时，MP4和MP5构成钳位管，再由KVL定理得：
VEB1+VEB3+VSG,MP4＝VSG,MP5+ICTAT×(R3+Ron,mp3)
则，可以得到ICTAT的电流表达式：
ICTAT＝(VEB1+VEB3)/(R3+Ron,mp3)
通过MN3管拷贝MN1支路的正温度系数的电流IPTAT和负温度系数电压通过电阻R3和Ron,mp3形成的负温度系数电流ICTAT在MN3的漏端B点形成一个电流比较点。当温度较低时，由于最开始IPTAT小于ICTAT,但是由于MN3和MP5处于同一支路，必须满足电流相同，则MN3的漏端B点就会处于一个高电位，从而获得大的沟调效应来获得相等电流，这会使得MN4开启，从而MP3开启，R2被短路掉，输出翻低，此处也解释了开始假设低温时C点初始态为低的正确性。
而随着温度的渐渐升高，IPTAT大于ICTAT，但是由于MN3和MP5处于同一支路，必须满足电流相同，则MN3的漏端就会处于一个低电位，从而使得MPA_46获得较大的沟调效应来获得相等的电流，导致B点电位上升，最后MN4管关断关断。由于C点缺少了下拉电流，将很快被MP2管冲上去，此时MP3管关断，R2接入，形成迟滞，输出翻高，此时的ICTAT电流表达式为：
ICTAT＝(VEB1+VEB3)/(R2+R3)
可见，本发明的过温保护电路，通过三极管的VEB结采样温度信息，利用了电流比较器的概念在B点实现了对温度监控的输出，避免使用其他支路的偏置电压和电流，减小了成本和其他电路干扰的风险，由于未使用电压比较器，没有运放的输入对管，减小了工艺失配对过温保护电路的影响。最后，通过施密特触发器防止信号的误反转，通过反相器回复正确的逻辑。
如图3为FF TT SS工艺角下的过温特性扫描，可见在不同的温度角下的偏移量小，与传统的过温保护电路比较，有更好的性能。

Claims (1)

1.一种自偏置过温保护电路，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一电阻、第二电阻、第三电阻、第一PNP管、第二PNP管、第三PNP管；其中，
第一PMOS管的源极接电源，第一PMOS管的栅极和漏极互连；
第一PNP管的发射极接第一PMOS管的漏极，第二PNP管的发射极通过第一电阻后接第一PMOS管的漏极，第一PNP管的基极接第二PNP管的基极和第三PNP管的发射极，第三PNP管的基极接第一PNP管的集电极，第三PNP管的集电极接地；
第一NMOS管的漏极接第二PNP管的集电极，第一NMOS管的栅极与漏极互连，第一NMOS管的源极接地；
第四PMOS管的源极接第一PNP管的集电极，第四PMOS管的栅极和漏极互连；第二NMOS管的漏极接第四PMOS管的漏极，第二NMOS管的栅极接第二PNP管的集电极，第二NMOS管的源极接地；
第二PMOS管的源极接电源，第二PMOS管的栅极接第一PMOS管的漏极；第三PMOS管的源极接第一PMOS管的漏极，第三PMOS管的栅极接第二PMOS管的漏极，第三PMOS管的源极与漏极之间通过第二电阻连接；第五PMOS管的源极通过第三电阻后接第三PMOS管的漏极，第五PMOS管的栅极接第四PMOS管的漏极；第三NMOS管的漏极接第五PMOS管的漏极，第三NMOS管的栅极接第二PNP管的集电极，第三NMOS管的源极接地；第四NMOS管的漏极接第二PMOS管的漏极，第四NMOS管的栅极接第五PMOS管的漏极，第四NMOS管的源极接地；
第六PMOS管的源极接电源，栅极接第二PMOS管的漏极；第七PMOS管的源极接第六PMOS管的漏极，第七PMOS管的栅极接第二PMOS管的漏极；第五NMOS管的漏极接第七PMOS管的漏极，第五NMOS管的栅极接第二PMOS管的漏极；第六NMOS管的漏极接第五NMOS管的源极，第六NMOS管的栅极接第二PMOS管的漏极，第六NMOS管的源极接地；
第八PMOS管的源极接第六PMOS管的漏极，第八PMOS管的栅极接第七PMOS管的漏极，第八PMOS管的漏极接地；第七NMOS管的源极接第五NMOS管的源极，第七NMOS管的栅极接第七PMOS管的漏极，第七NMOS管的漏极接电源；
第九PMOS管的源极接电源，栅极接第七PMOS管的漏极；第八NMOS管的漏极接第九PMOS管的漏极，第八NMOS管的栅极接第七PMOS管的漏极，第八NM OS管的源极接地；
第九PMOS管漏极与第八NMOS管漏极的连接点为输出端。
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