CN113113540A - 一种柔性混合电子系统加工方法和柔性混合电子系统 - Google Patents

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Abstract

本发明实施例提供了一种柔性混合电子系统加工方法和柔性混合电子系统，所述方法包括：在硅基衬底的正面上刻蚀出对应减薄后的多个异质异构芯片的大小的填埋凹槽；将所述多个异质异构芯片填埋至对应的填埋凹槽内，其中，填埋后的多个异质异构芯片的正面与硅基衬底的正面齐平；实现多个异质异构芯片间的聚合物柔性连接；实现各个异质异构芯片之间的电学互连；实现对各个异质异构芯片之间的电学互连的绝缘保护；对完成绝缘保护的结构从背面进行减薄；对减薄后的结构的背面覆盖一层聚合物，进行柔性保护。本发明实施例提供的方法，基于填埋芯片的方式加工柔性混合电子系统，减少了材料损耗和加工步骤，有利于实现柔性混合电子系统的规模化制造。

Description

一种柔性混合电子系统加工方法和柔性混合电子系统
技术领域
本发明涉及半导体器件领域，特别是涉及一种柔性混合电子系统加工方法和一种柔性混合电子系统。
背景技术
柔性混合电子系统是集成了不同的材料系统和不同的功能单元的电子系统，基于柔性混合电子系统的电子产品能够被拉伸，压缩，扭曲和弯曲成不规则形状但不影响功能。随着可穿戴、可植入和人机交互等智能化新技术的迅速发展，柔性混合电子系统的应用前景也逐渐明朗。
目前，柔性混合电子系统常见的制备方法包括有机材料印刷，无机材料柔性化和结构化设计。其中，结构化设计的方法是将刚性材料与柔性材料结合成特殊的结构，以此获得可压缩可弯曲而不裂变的柔性混合电子系统。相较于有机材料印刷和无机材料柔性化的制备方法，利用结构化的柔性混合电子系统设计，能够兼具高电学性能和物理结构形变能力。
针对结构化设计的柔性混合电子系统，需要提供一种加工方法，在保证柔性混合电子系统的电学性能、可靠性和柔性的前提下，能够适应不同材料、不同流片批次、大小和厚度各异的异质异构芯片的集成加工，并实现规模化制造。
发明内容
鉴于上述问题，本发明实施例提出了一种克服上述问题或者至少部分地解决上述问题的一种柔性混合电子系统加工方法和一种柔性混合电子系统。
为了解决上述问题，本发明实施例提供了一种柔性混合电子系统加工方法，所述方法包括：
步骤1：对多个异质异构芯片进行减薄，在硅基衬底的正面上刻蚀出对应减薄后的所述多个异质异构芯片的大小的填埋凹槽；
步骤2：利用点胶机将芯片粘合胶点滴在所述填埋凹槽的中央，或，并将芯片粘结膜贴附在减薄后的所述多个异质异构芯片的背面；利用亚微米贴片机通过热压键合方式，将减薄后的所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽内，或，将背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片填埋至对应的填埋凹槽内，其中，填埋后的多个异质异构芯片的正面与所述硅基衬底的正面齐平或接近齐平；
步骤3：在填埋好的各个异质异构芯片之间的硅连接结构的正面上，刻蚀出多个高深宽比的微槽；在填埋好的各个异质异构芯片的正面以及所述多个高深宽比的微槽内部，填充聚合物；刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物，直至所述多个高深宽比的微槽间的硅柱结构露出；去除所述多个高深宽比的微槽间的硅柱结构；再次填充聚合物，实现多个异质异构芯片间的聚合物柔性连接；
步骤4：对再次填充有聚合物的结构的表面进行抛光，得到平整表面；
步骤5：对再次填充有聚合物的结构的平整表面进行刻蚀，刻蚀出各个异质异构芯片之间的互连引脚；利用图像识别，画出各个互连引脚之间的互连线，并利用激光直写光刻机光刻出各个互连引脚之间的互连线,并溅射互连金属层，然后采用剥离工艺，去除光刻胶以后得到电学互连的金属引线，实现各个异质异构芯片之间的电学互连；
步骤6：在完成电学互连的结构的表面覆盖一层聚合物，实现对各个异质异构芯片之间的电学互连的绝缘保护；
步骤7：对完成绝缘保护的结构从背面进行减薄，减薄至多个异质异构芯片的芯片粘合胶或芯片粘结膜露出，即，芯片的键合面可见；
步骤8：对减薄后的结构的背面覆盖一层聚合物，进行柔性保护，完成所述柔性混合电子系统的加工流程。
可选地，步骤1具体包括：
根据所要填埋的多个异质异构芯片的大小，在硅基衬底的正面上光刻出用于填埋所述多个异质异构芯片的图案；
利用RIE加HRM混合刻蚀的方式，对用于填埋所述多个异质异构芯片的图案进行刻蚀，刻蚀出对应多个异质异构芯片的大小的填埋凹槽。
可选地，步骤2中利用亚微米贴片机通过热压键合方式，将减薄后的所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽内，或，将背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片填埋至对应的填埋凹槽内，包括：
利用亚微米贴片机对减薄后的所述多个异质异构芯片或背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片，拾取并真空吸附，并视觉定位至对应的填埋凹槽；
将亚微米贴片机的加热头加热至贴片温度，并施加一定的压力持续一段时间，完成将减薄后的所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽内，或，将背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片填埋至对应的填埋凹槽内。
可选地，步骤3中刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物，包括：利用氧等离子体，刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物；
步骤3中去除所述多个高深宽比的微槽间的硅柱结构，包括：利用先光刻再HRM刻蚀的方式，去除所述多个高深宽比的微槽间的硅柱结构。
可选地，步骤3中在填埋好的各个异质异构芯片之间的硅连接结构的正面上，刻蚀出多个高深宽比的微槽，包括：
在填埋好的各个异质异构芯片之间的硅连接结构的正面上，利用RIE加HRM混合刻蚀的方式，刻蚀出多个宽度为10μm，深度可调的高深宽比的微槽。
可选地，步骤4具体包括：
利用抛光液和抛光布抛光的方式，对再次填充有聚合物的结构的表面进行抛光，得到平整表面。
可选地，步骤5中对再次填充有聚合物的结构的平整表面进行刻蚀，刻蚀出各个异质异构芯片之间的互连引脚，包括：
利用图像识别技术，自动计算所述多个异质异构芯片之间的倾角；
根据所述倾角，对再次填充有聚合物的结构的平整表面进行光刻，光刻出互连引脚对应的表面位置；
利用氧等离子体刻蚀，在所述互连引脚对应的表面位置对再次填充的聚合物进行深刻蚀，一直刻蚀到用于各个异质异构芯片之间的互连引脚露出为止。
可选地，在步骤4之后且在步骤5之前，还包括：
步骤4’：对具有平整表面的结构进行减薄，以便于后续采用步骤5实现各个异质异构芯片之间的电学互连。
可选地，所述多个异质异构芯片是使用不同材料制备的，流片批次不同，具有任意大小和任意厚度。
本发明实施例还提供了一种柔性混合电子系统，所述柔性混合电子系统是按照如上述实施例任一所述的加工方法加工的，所述柔性混合电子系统内分布有多个异质异构片，各个异质异构芯片之间电学互连，且各个异质异构芯片之间利用聚合物作为柔性结构连接。
从上述技术方案可以看出，本发明实施例提供了一种柔性混合电子系统加工方法和一种柔性混合电子系统，所述方法以硅基衬底为加工的载体，在硅基衬底的一面键合填埋异质异构芯片，逐层去除硅基衬底、逐层制备柔性聚合物，并在此基础上实现各异质异构芯片之间的电学互连，最终使得异质异构芯片之间电学互连由柔性聚合物包裹，以尽可能少的材料耗损和工艺步骤，完成基于结构化设计的柔性混合电子系统的加工，有利于实现柔性混合电子系统的规模化制造。
附图说明
图1本发明实施例提供的一种柔性混合电子系统加工方法的步骤流程图；
图2是本发明实施例提供的一种硅基衬底的填埋凹槽的剖面示意图；
图3是本发明实施例提供的一种异质异构芯片与填埋凹槽键合的剖面示意图；
图4是本发明实施例提供的一种高深宽比的微槽的剖面示意图；
图5是本发明实施例提供的一种高深宽比的微槽的俯视示意图；
图6是本发明实施例提供的一种微槽内部填充的聚合物的剖面示意图；
图7是本发明实施例提供的一种去除硅柱结构后的剖面示意图；
图8是本发明实施例提供的一种异质异构芯片间的聚合物的剖面示意图；
图9是本发明实施例提供的一种互连引脚的剖面示意图；
图10是本发明实施例提供的一种金属引线的剖面示意图；
图11是本发明实施例提供的一种芯片绝缘保护的剖面示意图；
图12是本发明实施例提供的一种结构减薄的剖面示意图；
图13是本发明实施例提供的一种加工完成的柔性混合电子系统的剖面示意图。
附图标记说明：
10-硅基衬底，11-填埋凹槽，12-高深宽比的微槽，13-硅柱结构，14-聚合物构成的微槽；
20-异质异构芯片，21-互连引脚，22-芯片与填埋凹槽的键合面；
31-微槽内部填充的聚合物，32-硅基衬底的正面上的聚合物，33-异质异构芯片间的聚合物，34-电学互连的结构表面的聚合物，35-结构背面的聚合物；
40-金属引线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
柔性混合电子系统可以被定义为一种包括柔性基板、印刷功能和外部制造IC的电路。简单来说，就是要实现集成电路的柔性化。而现有的集成电路一般是基于刚性的无机材料进行印刷，比如在硅基衬底材料上印刷实现集成电路。基于此，相关技术中提出了几种实现柔性混合电子系统的技术方案。
其中，第一种技术方案是直接以特殊的柔性有机材料，比如，纳米材料，液态金属和导电聚合物等，作为集成电路的载体，相应地，其制备方法是在直接在柔性的有机材料表面上印刷集成电路，获得该种柔性混合电子系统。由于这些以特殊的柔性有机材料本身具有优越的延展性，所以在加工过程中，不需要特殊的柔性化工艺即可实现柔性混合电子系统，但是，也由于有机材料本身的载流子迁移率不高，所以制备的柔性电子电路性能有限。
第二种技术方案是使无机材料柔性化，再结合有机材料实现柔性混合电子系统，其制备方法是在超薄的无机材料转印至柔性或弹性基底，实现无机半导体材料和整个混合电子系统的柔性化。相比第一种技术方案，基于超薄无机材料的技术方案虽然能够提升柔性混合电子系统的性能，但是超薄的无机材料基底会存在界面失效和断裂的力学问题。以及，超薄无机材料的制备和转移依赖于印刷和转印技术，目前难以实现规模化制造。
而第三种技术方案则是通过结构化设计，采用刚性材料与柔性材料相结合的方式实现柔性混合电子系统，即，将集成电路印刷在刚性材料上，再由柔性材料连接刚性材料，实现整个混合电子系统的柔性化。具体的，该种柔性混合电子系统采用的结构化设计包括波形，双轴波，蛇形，折纸以及kirigami(剪纸结构)等。相较于前两种技术方案，基于结构化设计的柔性混合电子系统保留了无机材料上集成电路的电学性能，以及，在物理结构发生包括拉伸，弯曲，折叠和扭转等在内的一系列延展变形后，电学结构也几乎不会受到破坏，能够大幅度的保留集成电路的电学性能。
显然，基于结构化设计的柔性混合电子系统在多个方面均具有优势，针对结构化设计的柔性混合电子系统，本发明实施例提出了一种柔性混合电子系统加工方法和一种柔性混合电子系统，所述方法能够适应不同材料、不同流片批次、大小和厚度各异的异质异构芯片，完成多个异质异构芯片在柔性材料中的集成加工，以及，尽可能少的减少加工材料耗损和工艺步骤，以实现高可靠性和高柔性的柔性混合电子系统的规模化制造。
图1是本发明实施例提供的一种柔性混合电子系统加工方法的步骤流程图。参照图1所示，所述方法具体包括如下步骤：
步骤1：对多个异质异构芯片进行减薄，在硅基衬底的正面上刻蚀出对应减薄后的所述多个异质异构芯片的大小的填埋凹槽。
参照图2，图2是本发明实施例提供的一种硅基衬底的填埋凹槽的剖面示意图。如图2所示，在硅基衬底10的正面，各个填埋凹槽11的大小和深度可以相等，也可以不相等，根据对应的异质异构芯片的大小确定。其中，每一个填埋凹槽的长宽高尺寸可以与对应的异质异构芯片的长宽高尺寸一致，即，大小和厚度相等。
其中，所述多个异质异构芯片是使用不同材料制备的，流片批次不同，具有任意大小和任意厚度。
考虑到芯片一般只在正面印刷电路，衬底材料的减薄并不影响芯片功能，因此，在本发明实施例中，可以从芯片的背面对芯片结构进行减薄，并使芯片减薄后的厚度等于预设厚度值，以使最终加工完成柔性混合电子系统的整体结构厚度得到缩减，多个异质异构芯片的厚度一致也有利于后续步骤中互连引脚和金属引线的加工制备。
在本实施例中，可以通过机械研磨的方式对芯片结构进行减薄。示例性地，可以将所有芯片的厚度减薄至50μm。
考虑到加工误差，为避免后续步骤中芯片无法顺利与填埋凹槽进行键合，在一种可选的实施例方式中，还可以使填埋凹槽的大小略大于异质异构芯片的大小，使填埋凹槽的深度等于减薄后的芯片厚度和芯片粘合膜厚度之和，或者，使填埋凹槽的深度等于减薄后的芯片厚度和固化后的芯片粘合胶厚度之和。示例性地，若减薄后的芯片尺寸大小为1000μm×1000μm×50μm，芯片粘合膜厚度或芯片粘合胶厚度为10μm，则填埋凹槽的尺寸大小可以为1010μm×1010μm×60μm。
可选地，可以在先硅基衬底的正面刻出图案，再根据刻出的图案刻蚀出各个填埋凹槽，以此提高加工的效率，则本发明实施例提供了刻蚀填埋凹槽的方法，所述方法具体包括：
根据所要填埋的多个异质异构芯片的大小，在硅基衬底的正面上光刻出用于填埋所述多个异质异构芯片的图案；
利用RIE(反应离子刻蚀Reactive Ion Etching)加HRM(深硅刻蚀High RatioMachining)混合刻蚀的方式，根据减薄后的所述多个异质异构芯片的厚度，对用于填埋所述多个异质异构芯片的图案进行刻蚀，刻蚀出对应减薄后的所述多个异质异构芯片的大小和厚度的填埋凹槽。
其中，由于图案只是处于硅基衬底的正面表面的可视刻痕，因此，本实施例可以选用光刻机进行图案的光刻。
而由于填埋凹槽的深度需要与异质异构芯片的厚度一致，涉及到大量的材料加工，因此，本实施例可以采用RIE加HRM混合刻蚀的方式加工填埋凹槽：RIE作为传统的干法腐蚀技术，在真空系统中利用分子气体等离子来进行刻蚀，能够完成对填埋凹槽所在的表层硅基材料的腐蚀，但RIE刻蚀技术不能获得较高的选择比，对加工材料表面的损伤大，有污染，且加工精细度不高，在通过RIE完成表面或浅层的刻蚀后，再进行HRM刻蚀。其中，HRM通过感应棚合等离子体直接刻蚀聚合体材料，具有更大的各向异性刻蚀速率比和更高的刻蚀速率,可以更加容易获得高深宽比的硅基凹槽结构和实现更高精细度的结构加工。
步骤2：利用点胶机将芯片粘合胶点滴在所述填埋凹槽的中央，或，并将芯片粘结膜贴附在减薄后的所述多个异质异构芯片的背面；利用亚微米贴片机通过热压键合方式，将减薄后的所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽内，或，将背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片填埋至对应的填埋凹槽内，其中，填埋后的多个异质异构芯片的正面与所述硅基衬底的正面齐平或接近齐平。
具体地，可以利用点胶机，将芯片粘合胶定量点滴在所述填埋凹槽的中央，并以一定温度一定时长对芯片粘合胶进行烘干，其中，芯片粘合胶的用量符合以下条件：在将所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽后，固化后的芯片粘合胶的厚度为10μm。
参照图3，图3是本发明实施例提供的一种异质异构芯片与填埋凹槽键合的剖面示意图。如图3所示，为便于后续步骤中多个异质异构芯片20之间更容易实现电学互连，在本实施例中，刻蚀出的填埋凹槽与减薄后的异质异构芯片的尺寸相对应，使异质异构芯片从背面能够完整地与填埋凹槽的底部进行键合，形成芯片与填埋凹槽的键合面22，则芯片正面与硅基衬底的正面齐平，即，所有芯片的正面均处于同一平面，所有芯片正面的引脚也处于同一平面，使得各个芯片能够更容易通过正面的引脚完成电学互连。
本实施例通过芯片粘合胶或者芯片粘结膜完成异质异构芯片的背面与填埋凹槽的底部的键合。其中，芯片粘结膜，即，DAF(DieAttach Film)薄膜，芯片粘结膜通常是固定的厚度，比如10μm、20μm等等。示例性地，本实施例选用10μm的芯片粘结膜。
具体地，还可以将芯片粘结膜同时贴附多个减薄后的异质异构芯片的背面，再根据异质异构芯片的形状轮廓，对芯片粘结膜进行激光切割，将激光切割分开后的多个异质异构芯片热压键合至填埋凹槽内，以此提高芯片键合填埋的效率。
在本实施例中，利用亚微米贴片机通过热压键合方式，将异质异构芯片填埋至对应的填埋凹槽内，具体包括如下步骤：
利用亚微米贴片机对减薄后的所述多个异质异构芯片或背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片，拾取并真空吸附，并视觉定位至对应的填埋凹槽；
将亚微米贴片机的加热头加热至贴片温度，并施加一定的压力持续一段时间，完成将减薄后的所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽内，或，将背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片填埋至对应的填埋凹槽内。
其中，可以利用亚微米贴片机，按预设温度梯度，通过上真空吸嘴恒温加热的方式，将所述芯片加热至预设的键合温度，即，芯片粘合胶或芯片粘合膜固化的温度，以对芯片粘合胶或芯片粘合膜进行烘干固化。
本实施例利用亚微米贴片机，以预设的贴片温度、压力和持压时间，使异质异构芯片能够通过芯片粘合胶或芯片粘结膜与硅基衬底上的填埋凹槽底部紧密粘接，而填埋凹槽本身也能对所述粘接起到辅助定位的作用，增强了粘接效果，防止芯片移位和脱落。
在步骤2之后，本发明实施例考虑去除各个异质异构芯片之间的硅基衬底材料，并制备柔性聚合物，实现各个异质异构芯片之间初步的柔性连接。考虑到硅基材料的脆性较高，若直接去除异质异构芯片之间所有的连接材料，会造成硅基结构受到破坏的风险，并且，如果直接在异质异构芯片之间挖出的凹槽空隙中填充聚合物，也容易因为凹槽空隙过大，造成聚合物中出现空隙、气泡等，无法形成严密的柔性连接。而由于以Parylene为例的聚合物的淀积具有高保型性，填充过宽的凹槽后，在凹槽内形成的聚合物将保留凹槽的形状，不利于后续工艺，因此，本实施例在工艺流程中将较宽的留给柔性聚合物填充的凹槽分割成多个平行并联的微槽，把中间柔性槽中的聚合物填充分成两次淀积制备，而不是通过一次淀积制备。因此，本发明实施例先制备微槽内部填充的聚合物，即，先制备异质异构芯片之间一半的聚合物，再制备剩下一半的聚合物。具体地，本发明实施例采用如下步骤3制备异质异构芯片之间的聚合物，形成初步的柔性连接。
步骤3：在填埋好的各个异质异构芯片之间的硅连接结构的正面上，刻蚀出多个高深宽比的微槽；在填埋好的各个异质异构芯片的正面以及所述多个高深宽比的微槽内部，填充聚合物；刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物，直至所述多个高深宽比的微槽间的硅柱结构露出；去除所述多个高深宽比的微槽间的硅柱结构；再次填充聚合物，实现多个异质异构芯片间的聚合物柔性连接。
其中，所述硅连接结构是各个异质异构芯片之间的硅基衬底结构。
所述聚合物的材料可以是PI(聚酰亚胺Polyimide)或者Parylene(一种聚对二甲苯新型热塑性塑料高分子材料)，通过CVD(化学气相沉积Chemical Vapor Deposition)或者旋涂等方式在待加工的结构上制备。比如，在多个高深宽比的微槽内或异质异构芯片的正面表面。
参照图4，图4是本发明实施例提供的一种高深宽比的微槽的剖面示意图。如图4所示，本实施例先对异质异构芯片之间的硅连接结构进行刻蚀，得到多个平行的高深宽比的微槽12和构成微槽的多个平行的硅柱结构13。
在本实施例中，步骤3中在填埋好的各个异质异构芯片之间的硅连接结构的正面上，刻蚀出多个高深宽比的微槽，包括：
在填埋好的各个异质异构芯片之间的硅连接结构的正面上，利用RIE加HRM混合刻蚀的方式，刻蚀出多个宽度为10μm，深度可调的高深宽比的微槽。
其中，如图4所示，高深宽比的微槽的深度可以与凹槽的深度保持一致。
参照图5，图5是本发明实施例提供的一种高深宽比的微槽的俯视示意图。如图5所示，多个高深宽比的微槽12围绕芯片20，是多条与相邻微槽平行的沟槽，而多个平行的硅柱结构作为沟槽壁，能够为聚合物的沉积提供了更大的附着面，以此提高聚合物制备的效率。其中，为方便展示，图5中所示芯片20是大小相同的芯片，当芯片20为大小不同的异质异构芯片时，本实施例同样可以使用图5所示的高深宽比的微槽进行加工。
参照图6，图6是本发明实施例提供的一种微槽内部填充的聚合物的剖面示意图。如图6所示，微槽内部填充的聚合物31能够严密地填满多个高深宽比的微槽，且由于CVD或旋涂工艺的限制，在微槽内部填充的聚合物的制备过程中，还会在各个异质异构芯片的硅基衬底的正面上形成聚合物，即，硅基衬底的正面上的聚合物32。
其中，硅基衬底的正面上的聚合物32的厚度可以根据微槽的槽宽调整。示例性地，可以是10μm。
为了将异质异构芯片之间剩余的硅基材料去除并填充聚合物，本实施例还需要刻蚀去除硅基衬底的正面上的聚合物32，以使硅柱结构13的从正面是视觉可见的，以使设备能够刻蚀去除。由于硅柱结构13作为平行的、结构连续的沟壁，也有利于被刻蚀去除。
参照图7，图7是本发明实施例提供的一种去除硅柱结构后的剖面示意图。如图7所示，在去除硅柱结构后，异质异构芯片之间只保留原来微槽内部填充的聚合物31，且微槽内部填充的聚合物31之间形成新的微槽，即，聚合物构成的微槽14。
接下来，在聚合物构成的微槽14内继续填充聚合物，使聚合物完全填满异质异构芯片之间的空隙，形成多个异质异构芯片的柔性连接。
参照图8，图8是本发明实施例提供的一种异质异构芯片间的聚合物的剖面示意图。如图8所示，在上述步骤中两次在异质异构芯片之间填充聚合物之后，获得了连接异质异构芯片的聚合物，形成了多个异质异构芯片之间严密的柔性连接，同时，异质异构芯片的正面上表面同样形成聚合物，连接异质异构芯片的聚合物和异质异构芯片的正面上表面的聚合物统称为异质异构芯片间的聚合物33。异质异构芯片间的聚合物33形成异质异构芯片之间的柔性连接，并对芯片的正面进行保护。
在本实施例中，步骤3中刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物，包括：利用氧等离子体，刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物；
步骤3中去除所述多个高深宽比的微槽间的硅柱结构，包括：利用先光刻再HRM刻蚀的方式，去除所述多个高深宽比的微槽间的硅柱结构。
其中，通过等离子体刻蚀机，利用氧等离子体可以对包括Parylene材料在内的柔性聚合物进行刻蚀。而由于多个高深宽比的微槽间的硅柱结构仍然是硅基衬底材料，且要求加工精度较高，则可以选用先光刻再HRM混合刻蚀的方式进行去除。
步骤4：对再次填充有聚合物的结构的表面进行抛光，得到平整表面。
在本实施例中，可以利用抛光液和抛光布抛光的方式，对再次填充有聚合物的结构的表面进行抛光，得到平整表面。
具体地，由于加工误差和芯片粘合胶、芯片粘合膜等材料误差的存在，多个芯片填埋之后可能并不完全齐平，比如存在1-2μm的高度差，根据CVD或旋涂工艺的特性，制备出的芯片上的聚合物表面也并完全平整。本实施例通过抛光，可以使异质异构芯片间的聚合物33中的正面表面光滑平整，便于金属引线的制备和提高金属引线的连续性。考虑到聚合物是柔性材质，本实施例利用抛光液和抛光布抛光研磨的方式，对图8中结构的异质异构芯片间的聚合物33中的正面表面进行化学机械抛光，使聚合物表面平整，以便于后续步骤中金属引线的制备，进而实现更佳的电学互连。
步骤5：对再次填充有聚合物的结构的平整表面进行刻蚀，刻蚀出各个异质异构芯片之间的互连引脚；利用图像识别，画出各个互连引脚之间的互连线，并利用激光直写光刻机光刻出各个互连引脚之间的互连线,并溅射互连金属层，然后采用剥离工艺，去除光刻胶以后得到电学互连的金属引线，实现各个异质异构芯片之间的电学互连。
参照图9，图9是本发明实施例提供的一种互连引脚的剖面示意图。如图9所示，本实施例利用光刻加氧等离子体刻蚀的方法，在对应芯片引脚的位置，对异质异构芯片间的聚合物33的正表面进行刻蚀，得到各个芯片上的互连引脚21。
参照图10，图10是本发明实施例提供的一种金属引线的剖面示意图。如图10所示，本实施例在互连引脚之间制备金属引线40，形成异质异构芯片之间的电学互连。
步骤6：在完成电学互连的结构的表面覆盖一层聚合物，实现对各个异质异构芯片之间的电学互连的绝缘保护。
参照图11，图11是本发明实施例提供的一种芯片绝缘保护的剖面示意图。如图11所示，本实施例在制备金属引线之后，再次在完成电学互连的芯片的正面上表面制备聚合物，即，电学互连的结构表面的聚合物34，对电学互连进行绝缘保护，同时，完成对芯片的正面的柔性包裹。
步骤7：对完成绝缘保护的结构从背面进行减薄，减薄至多个异质异构芯片的芯片粘合胶或芯片粘结膜露出，即，芯片的键合面可见。
其中，芯片的键合面，即，异质异构芯片20与填埋凹槽11的键合面22。
参照图12，图12是本发明实施例提供的一种结构减薄的剖面示意图。如图12所示，本实施例在完成绝缘保护和芯片正面的柔性包裹之后，即可通过物理研磨的方式去除芯片背面剩余的硅基衬底刚性材料，直到露出芯片背面与填埋凹槽的键合面22，即，露出芯片背面的芯片粘合胶或芯片粘结膜，只保留电学互连的芯片和柔性聚合物。
步骤8：对减薄后的结构的背面覆盖一层聚合物，进行柔性保护，完成所述柔性混合电子系统的加工流程。
参照图13，图13是本发明实施例提供的一种加工完成的柔性混合电子系统的剖面示意图。如图13所示，本实施例最后在芯片背面制备聚合物，得到结构背面的聚合物35，则此时电学互连的芯片被柔性聚合物完全包裹，且形成完整的电隔离保护，完成柔性混合电子系统的加工。
通过上述实施例，使用Parylene MEMS(微电子机械系统Micro-Electro-Mechanical System)工艺完成芯片之间的柔性结构连接，获得的柔性特征能够满足大部分柔性混合系统的贴合需求，而最终实现的柔性混合电子系统的电学性能与无机电子学性能相当，且适应任何现有规模制造工艺制造的芯片，芯片可以使用不同材料，来自不同流片批次，实现各种异质异构芯片的电学互连，具有高度柔性和可靠性，也利于实现柔性混合电子系统的规模化制造。此外，上述实施例提供的技术方案也能为多颗芯片的柔性微系统提供解决方案，开发出包含能源供给，传感电路，驱动电路，信号处理，无线传输等完整功能的柔性微系统。
在一种可选的实施方式中，本发明实施例还提供一种刻蚀出各个异质异构芯片之间的互连引脚的方法，包括：
利用图像识别技术，自动计算所述多个异质异构芯片之间的倾角；
根据所述倾角，对再次填充有聚合物的结构的平整表面进行光刻，光刻出互连引脚对应的表面位置；
利用氧等离子体刻蚀，在所述互连引脚对应的表面位置对再次填充的聚合物进行深刻蚀，一直刻蚀到用于各个异质异构芯片之间的互连引脚露出为止。
由于加工误差的难以避免，各个异质异构芯片的键合填埋一般存在一定的倾斜角度，而倾角的存在使得传统的光刻机不便于直接对再次填充有聚合物的结构进行光刻，本实施例通过图像识别技术，自动计算各个异质异构芯片与填埋凹槽键合后，芯片正面表面相对于填充有聚合物的结构的平整表面的倾斜角度，再根据倾斜角度加工获得互连引脚。示例性地，若芯片正面表面相对于填充有聚合物的结构的平整表面的倾斜角度为5°，则相应地，该芯片上的互连引脚的刻蚀倾角也为5°。
在一种可选的实施方式中，本发明实施例还提供一种刻蚀制备芯片间金属引线的方法，具体包括如下步骤：
在异质异构芯片间的聚合物的上表面覆盖光刻胶掩膜；
基于图像识别技术，穿过所述光刻胶掩膜，利用光刻的方式，在异质异构芯片间的聚合物的上表面激光直写出互连引脚之间的互连线；
在光刻胶掩膜的上表面溅射得到互连金属层；
剥离去除光刻胶掩膜和光刻胶掩膜上的金属层，保留异质异构芯片间的聚合物的上表面沿互连线的金属引线，即，得到芯片之间电学互连的金属引线。
通过本实施例，利用图像识别技术获得金属引线的位置，利用金属溅射工艺制备金属引线的材料层，完成互连引脚之间的金属引线的制备，以实现芯片之间的电学互连。
如图8所示，考虑到在步骤4之后，抛光后的异质异构芯片的正面上表面的聚合物厚度可能仍然过厚，为进一步使异质异构芯片的正面上表面的聚合物厚度便于电学互连的实现，在一种可选的实施方式中，在步骤4之后且在步骤5之前，还包括：
步骤4’：对具有平整表面的结构进行减薄，以便于后续采用步骤5实现各个异质异构芯片之间的电学互连。
示例性的，如果抛光后的异质异构芯片的正面上表面的聚合物厚度为7μm，而实际上需要的异质异构芯片的正面上表面的聚合物厚度为5μm，则可以将异质异构芯片的正面上表面的聚合物减薄至7μm。
通过本实施例，对将具有平整表面的结构中异质异构芯片的正面上表面的聚合物厚度进行减薄，降低金属引线主体相较于芯片的互连引脚的高度，有利于金属引线在互连引脚处的成功制备，同时节省金属溅射的材料成本，也提高芯片之间电学互连的结构强度。
考虑加工误差和材料误差的存在，芯片填埋的深度可能也不同，比如，存在1-2μm的深度差，在对芯片背面的硅基衬底进行减薄时，可以考虑对芯片同时进行减薄。在一种实施方式中，本发明实施例还提供了一种对完成绝缘保护的结构从背面进行减薄的方法，具体包括：
通过物理研磨的方式去除芯片背面的硅基衬底、部分芯片本身的衬底材料和部分连接芯片的聚合物，对完成绝缘保护的结构从背面进行减薄，减薄至厚度最小的异质异构芯片的芯片粘合胶或芯片粘结膜露出，即，芯片的键合面可见。
通过本实施例，同时对芯片背面的硅基衬底和芯片本身的背面结构进行减薄，使最终获得的柔性混合电子系统内的刚性结构厚度更小，有利于柔性混合电子系统的应用，而减薄不会对芯片正面的电路和功能造成影响。
如图13所示，基于同一发明构思，本发明实施例还提供一种柔性混合电子系统，所述柔性混合电子系统是按照如上述实施例任一所述的加工方法加工的，所述柔性混合电子系统内分布有多个异质异构芯片，各个异质异构芯片之间电学互连，且各个异质异构芯片之间利用聚合物作为柔性结构连接。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种柔性混合电子系统加工方法和一种柔性混合电子系统，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种柔性混合电子系统加工方法，其特征在于，包括：
步骤1：对多个异质异构芯片进行减薄，在硅基衬底的正面上刻蚀出对应减薄后的所述多个异质异构芯片的大小的填埋凹槽；
步骤2：利用点胶机将芯片粘合胶点滴在所述填埋凹槽的中央，或，并将芯片粘结膜贴附在减薄后的所述多个异质异构芯片的背面；利用亚微米贴片机通过热压键合方式，将减薄后的所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽内，或，将背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片填埋至对应的填埋凹槽内，其中，填埋后的多个异质异构芯片的正面与所述硅基衬底的正面齐平或接近齐平；
步骤3：在填埋好的各个异质异构芯片之间的硅连接结构的正面上，刻蚀出多个高深宽比的微槽；在填埋好的各个异质异构芯片的正面以及所述多个高深宽比的微槽内部，填充聚合物；刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物，直至所述多个高深宽比的微槽间的硅柱结构露出；去除所述多个高深宽比的微槽间的硅柱结构；再次填充聚合物，实现多个异质异构芯片间的聚合物柔性连接；
步骤4：对再次填充有聚合物的结构的表面进行抛光，得到平整表面；
步骤5：对再次填充有聚合物的结构的平整表面进行刻蚀，刻蚀出各个异质异构芯片之间的互连引脚；利用图像识别，画出各个互连引脚之间的互连线，并利用激光直写光刻机光刻出各个互连引脚之间的互连线,并溅射互连金属层，然后采用剥离工艺，去除光刻胶以后得到电学互连的金属引线，实现各个异质异构芯片之间的电学互连；
步骤6：在完成电学互连的结构的表面覆盖一层聚合物，实现对各个异质异构芯片之间的电学互连的绝缘保护；
步骤7：对完成绝缘保护的结构从背面进行减薄，减薄至多个异质异构芯片的芯片粘合胶或芯片粘结膜露出，即，芯片的键合面可见；
步骤8：对减薄后的结构的背面覆盖一层聚合物，进行柔性保护，完成所述柔性混合电子系统的加工流程。
2.如权利要求1所述的加工方法，其特征在于，步骤1具体包括：
根据所要填埋的多个异质异构芯片的大小，在硅基衬底的正面上光刻出用于填埋所述多个异质异构芯片的图案；
利用RIE加HRM混合刻蚀的方式，根据减薄后的所述多个异质异构芯片的厚度，对用于填埋所述多个异质异构芯片的图案进行刻蚀，刻蚀出对应减薄后的所述多个异质异构芯片的大小和厚度的填埋凹槽。
3.如权利要求1所述的加工方法，其特征在于，步骤2中利用亚微米贴片机通过热压键合方式，将减薄后的所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽内，或，将背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片填埋至对应的填埋凹槽内，包括：
利用亚微米贴片机对减薄后的所述多个异质异构芯片或背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片，拾取并真空吸附，并视觉定位至对应的填埋凹槽；
将亚微米贴片机的加热头加热至贴片温度，并施加一定的压力持续一段时间，完成将减薄后的所述多个异质异构芯片填埋至对应的中央点滴有芯片粘合胶的填埋凹槽内，或，将背面贴附有芯片粘结膜减薄后的所述多个异质异构芯片填埋至对应的填埋凹槽内。
4.如权利要求1所述的加工方法，其特征在于，步骤3中刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物，包括：利用氧等离子体，刻蚀掉填埋好各个异质异构芯片的硅基衬底的正面上的聚合物；
步骤3中去除所述多个高深宽比的微槽间的硅柱结构，包括：利用先光刻再HRM刻蚀的方式，去除所述多个高深宽比的微槽间的硅柱结构。
5.如权利要求1所述的加工方法，其特征在于，步骤3中在填埋好的各个异质异构芯片之间的硅连接结构的正面上，刻蚀出多个高深宽比的微槽，包括：
在填埋好的各个异质异构芯片之间的硅连接结构的正面上，利用RIE加HRM混合刻蚀的方式，刻蚀出多个宽度为10μm，深度可调的高深宽比的微槽。
6.如权利要求1所述的加工方法，其特征在于，步骤4具体包括：
利用抛光液和抛光布抛光的方式，对再次填充有聚合物的结构的表面进行抛光，得到平整表面。
7.如权利要求1所述的加工方法，其特征在于，步骤5中对再次填充有聚合物的结构的平整表面进行刻蚀，刻蚀出各个异质异构芯片之间的互连引脚，包括：
利用图像识别技术，自动计算所述多个异质异构芯片之间的倾角；
根据所述倾角，对再次填充有聚合物的结构的平整表面进行光刻，光刻出互连引脚对应的表面位置；
利用氧等离子体刻蚀，在所述互连引脚对应的表面位置对再次填充的聚合物进行深刻蚀，一直刻蚀到用于各个异质异构芯片之间的互连引脚露出为止。
8.如权利要求1所述的加工方法，其特征在于，在步骤4之后且在步骤5之前，还包括：
步骤4’：对具有平整表面的结构进行减薄，以便于后续采用步骤5实现各个异质异构芯片之间的电学互连。
9.如权利要求1-8任一所述的加工方法，其特征在于，所述多个异质异构芯片是使用不同材料制备的，流片批次不同，具有任意大小和任意厚度。
10.一种柔性混合电子系统，其特征在于，所述柔性混合电子系统是按照如权利要求1-9任一所述的加工方法加工的，所述柔性混合电子系统内分布有多个异质异构芯片，各个异质异构芯片之间电学互连，且各个异质异构芯片之间利用聚合物作为柔性结构连接。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114784473A (zh) * 2022-03-16 2022-07-22 上海交通大学 基于硅基光敏薄膜的双重折叠基片集成波导滤波巴伦
CN115565890A (zh) * 2022-12-07 2023-01-03 西北工业大学 一种折叠式多芯片柔性集成封装方法及柔性集成封装芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110310895A (zh) * 2019-07-31 2019-10-08 中国电子科技集团公司第五十八研究所 一种埋入tsv转接芯片硅基扇出型三维集成封装方法及结构
CN111613579A (zh) * 2020-05-17 2020-09-01 西北工业大学 一种ic芯片的柔性化制造方法
CN111717885A (zh) * 2020-05-20 2020-09-29 北京协同创新研究院 一种硅基微纳结构柔性化加工方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103528A (zh) * 2014-07-22 2014-10-15 华进半导体封装先导技术研发中心有限公司 一种扇出型方片级半导体芯片封装工艺
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
CN105140191B (zh) * 2015-09-17 2019-03-01 中芯长电半导体（江阴）有限公司 一种封装结构及再分布引线层的制作方法
CN108996464B (zh) * 2018-06-08 2020-05-22 北京协同创新研究院 一种类扇出多器件混合集成柔性微系统及其制备方法
CN110491853B (zh) * 2019-09-16 2024-08-09 中国电子科技集团公司第五十八研究所 一种硅基三维扇出集成封装方法及结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110310895A (zh) * 2019-07-31 2019-10-08 中国电子科技集团公司第五十八研究所 一种埋入tsv转接芯片硅基扇出型三维集成封装方法及结构
CN111613579A (zh) * 2020-05-17 2020-09-01 西北工业大学 一种ic芯片的柔性化制造方法
CN111717885A (zh) * 2020-05-20 2020-09-29 北京协同创新研究院 一种硅基微纳结构柔性化加工方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114784473A (zh) * 2022-03-16 2022-07-22 上海交通大学 基于硅基光敏薄膜的双重折叠基片集成波导滤波巴伦
CN115565890A (zh) * 2022-12-07 2023-01-03 西北工业大学 一种折叠式多芯片柔性集成封装方法及柔性集成封装芯片
CN115565890B (zh) * 2022-12-07 2023-04-18 西北工业大学 一种折叠式多芯片柔性集成封装方法及柔性集成封装芯片

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