CN113109778A - 一种基于中断响应机制的多体制雷达预处理实现方法 - Google Patents

Abstract

本发明提供的一种基于中断响应机制的多体制雷达预处理实现方法，通过判断帧同步信号以及脉冲同步信号是否来到，对回波数据依次进行快时间写入DDR、慢时间读出DDR、对回波数据进行处理之后写入DDR、以及读出DDR。本发明实现过程中对FPGA要求不高，仅需少量的片上存储资源Block RAM就能实现，成本低；实现兼容不同型号的DDR，可移植性好；对DDR存储空间划分成块，分块使用的实现方式使得FPGA只需外挂一片DDR器件，节省硬件资源保障雷达信号处理机的小型化设计目标。因此本发明可以在保证雷达预处理技术性能的前提下，实现低成本、小型化、通用化的设计目的，缩短开发周期，降低研发成本。

Description

一种基于中断响应机制的多体制雷达预处理实现方法

技术领域

本发明属于雷达信号处理技术领域，具体涉及一种基于中断响应机制的多体制雷达预处理实现方法。

背景技术

雷达具有全天时、全天候、作用距离远和微波成像等特点，是不可缺少的制导探测设备，而预处理技术作为前级处理是整个雷达的处理基石，为目标检测提供了有效保障。

在已有的雷达系统中的信号处理机，多采用FPGA作为实现预处理技术的核心器件，存在本身资源越多，造价成本和功耗也就越高的情况，所以选用资源少的FPGA主控芯片来实现预处理技术便可以极大地节省成本。

哈尔滨工程大学在其提出的专利申请文献“一种LFMCW雷达MTD处理的FPGA实现方法”(专利申请号202010649212.8，公开号CN 111830478 A)中公开了一种LFMCW雷达MTD处理的FPGA实现方法，该方法能够充分利用FPGA的并行处理能力以及流水线处理、乒乓操作处理的高效率，配合DDR3 SDRAM的双倍数据速率和大容量的特点，解决了DSP的处理速度和FPGA存储空间的瓶颈问题。最后通过ModelSim仿真和实际系统测试证明了该方法的有效性和可靠性。但是，该方法仍然存在不足之处是，使用DDR3SDRAM固定器件开发不具有通用意义上的可移植性，同时，该方法仅适用于所提到的单种雷达体制，不具有灵活多变的工作模式。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于中断响应机制的多体制雷达预处理实现方法。本发明要解决的技术问题通过以下技术方案实现：

本发明提供的一种基于中断响应机制的多体制雷达预处理实现方法，应用于信号处理机，该信号处理机包括FPGA以及DDR，所述多体制雷达预处理实现方法包括：

S1，获取雷达系统中的多路回波数据；

其中，每一路回波数据包括多帧，每一帧包括多个脉冲数据，两个脉冲数据之间存在时间间隔；

S2，针对每一路当前帧的脉冲数据，当该当前帧的脉冲数据的帧同步信号的上升沿到来时，将每一路的当前帧的脉冲数据进行脉冲压缩；

S3，将每一路的当前帧的脉冲数据进行拼接，得到数据位宽拼接后的目标脉冲数据；

S4，按照所述目标脉冲数据的脉冲同步信号的顺序，将目标脉冲数据从系统时钟域变换至DDR用户时钟域，得到变换后的目标脉冲数据；

S5，从预设的存储地址空间中，确定空闲地址空间；

其中，预设的存储地址空间包括第一地址空间以及第二地址空间；

S6，将所述变换后的目标脉冲数据，存入空闲地址空间；

S7，重复执行S2-S6的步骤，直至存储完成一帧回波数据的所有脉冲数据，并产生一个维持固定时间段高电平的第一完成信号；

S8，从存入所述变换的目标脉冲数据的地址空间读取数据，在读取数据的过程中，判断当前帧后的下一帧中的脉冲数据是否到来，如果是，则该到来的脉冲数据存储至另一地址空间，继续执行从后续地址空间读取数据以及判断过程直至读取完成；

其中，另一地址空间是与上次写入的空闲地址空间不同的地址空间；

S9，将读取后的数据从DDR用户时钟域变换到系统时钟域，获得待还原数据；

S10，对所述待还原数据进行数据位宽的解拼接还原，获得还原后的目标数据；

S11，根据当前雷达的不同体制，对还原后的目标数据进行动目标检测MTD或逆傅里叶变换IFFT，获得变换后的目标数据；

S12，将变换后的目标数据从系统时钟域变换至DDR用户时钟域，得到DDR用户时钟域的数据；

S13，将用户时钟域的数据写入DDR的第三地址空间，在用户时钟域的数据写入DDR的过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续将用户时钟域的数据写入DDR的过程以及判断过程直至写入完成，并产生一个维持固定时间段高电平的第二完成信号；

S14，从所述第三地址空间读出数据，在从所述第三地址空间读出数据过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续从所述第三地址空间读出数据的过程以及判断过程直至读出完成，并产生一个维持固定时间段高电平的第三完成信号。

可选的，所述S5的步骤包括：

在第一地址空间以及第二地址空间中，确定上一帧回波数据的脉冲数据存储的目标地址空间；

将预设的存储地址空间中除目标地址空间的另一地址空间，确定为空闲地址空间。

可选的，所述S6的步骤包括：

按照脉冲同步信号的顺序，将所述变换后的目标脉冲数据，在快时间维依次通过先入先出队列FIFO的缓存，存入空闲地址空间。

可选的，所述S8的步骤包括：

按照慢时间维，从存入所述变换的目标脉冲数据的地址空间通过先入先出队列FIFO的缓存读取数据，在读取数据的过程中，判断当前帧后的下一帧中的脉冲数据是否到来，如果是，则该到来的脉冲数据存储至另一地址空间，继续执行从后续地址空间读取数据以及判断过程直至读取完成。

可选的，所述S13的步骤包括：

将用户时钟域的数据依次通过先入先出队列FIFO的缓存至DDR的第三地址空间，在用户时钟域的数据写入DDR的过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续将用户时钟域的数据写入DDR的过程以及判断过程直至写入完成，并产生一个维持固定时间段高电平的第二完成信号。

可选的，所述14的步骤包括：

检测所述第二完成信号的上升沿是否到来；

如果所述第二完成信号的上升沿到来，从所述第三地址空间读出数据通过先入先出队列FIFO的缓存按照快时间或者慢时间读出数据，在从所述第三地址空间读出数据过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续从所述第三地址空间读出数据的过程以及判断过程直至读出完成，并产生一个维持固定时间段高电平的第三完成信号。

本发明提供的一种基于中断响应机制的多体制雷达预处理实现方法，通过判断帧同步信号以及脉冲同步信号是否来到，对回波数据依次进行快时间写入DDR、慢时间读出DDR、对回波数据进行处理之后写入DDR、以及读出DDR。本发明实现过程中对FPGA要求不高，仅需少量的片上存储资源Block RAM就能实现，成本低；实现兼容不同型号的DDR，可移植性好；对DDR存储空间划分成块，分块使用的实现方式使得FPGA只需外挂一片DDR器件，节省硬件资源保障雷达信号处理机的小型化设计目标；因此本发明可以在保证雷达预处理技术性能的前提下，实现低成本、小型化、通用化的设计目的，缩短开发周期，降低研发成本。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种基于中断响应机制的多体制雷达预处理实现方法的流程示意图；

图2是本发明实施例提供的DDR实现本发明各个步骤的简略示意图；

图3是本发明方法实现的时序示意图；

图4是本发明提供的用户接口信号与DDR控制器通信的示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

如图1所示，本发明提供的一种基于中断响应机制的多体制雷达预处理实现方法，应用于信号处理机，该信号处理机包括FPGA以及DDR，所述多体制雷达预处理实现方法包括：

S1，获取雷达系统中的多路回波数据；

其中，每一路回波数据包括多帧，每一帧包括多个脉冲数据，两个脉冲数据之间存在时间间隔；

S2，针对每一路当前帧的脉冲数据，当该当前帧的脉冲数据的帧同步信号的上升沿到来时，将每一路的当前帧的脉冲数据进行脉冲压缩；

S3，将每一路的当前帧的脉冲数据进行拼接，得到数据位宽拼接后的目标脉冲数据；

S4，按照目标脉冲数据的脉冲同步信号的顺序，将目标脉冲数据从系统时钟域变换至DDR用户时钟域，得到变换后的目标脉冲数据；

S5，从预设的存储地址空间中，确定空闲地址空间；

其中，预设的存储地址空间包括第一地址空间以及第二地址空间；

S6，将变换后的目标脉冲数据，存入空闲地址空间；

S7，重复执行S2-S6的步骤，直至存储完成一帧回波数据的所有脉冲数据，并产生一个维持固定时间段高电平的第一完成信号；

S8，从存入变换的目标脉冲数据的地址空间读取数据，在读取数据的过程中，判断当前帧后的下一帧中的脉冲数据是否到来，如果是，则该到来的脉冲数据存储至另一地址空间，继续执行从后续地址空间读取数据以及判断过程直至读取完成；

其中，另一地址空间是与上次写入的空闲地址空间不同的地址空间；

S9，将读取后的数据从DDR用户时钟域变换到系统时钟域，获得待还原数据；

S10，对待还原数据进行数据位宽的解拼接还原，获得还原后的目标数据；

S11，根据当前雷达的不同体制，对还原后的目标数据进行动目标检测MTD或逆傅里叶变换IFFT，获得变换后的目标数据；

其中，雷达的不同体制表示雷达有不同的工作模式，针对雷达对复杂工作模式的需求，可以针对适用脉冲多普勒体制和步进频率体制两种工作模式，实时自由切换，对目标数据进行变换，因此可以克服现有技术功能简单的缺点，提高本发明的可靠性和灵活性。

S12，将变换后的目标数据从系统时钟域变换至DDR用户时钟域，得到DDR用户时钟域的数据；

S13，将用户时钟域的数据写入DDR的第三地址空间，在用户时钟域的数据写入DDR的过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续将用户时钟域的数据写入DDR的过程以及判断过程直至写入完成，并产生一个维持固定时间段高电平的第二完成信号；

S14，从第三地址空间读出数据，在从第三地址空间读出数据过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续从第三地址空间读出数据的过程以及判断过程直至读出完成，并产生一个维持固定时间段高电平的第三完成信号。

参考图1以及图2，S2-S6的步骤为回波数据快时间写入DDR的过程，S8的步骤为回波数据按慢时间读出DDR的过程，S13的步骤为处理后数据写入DDR的过程，S14为处理后数据读出DDR的过程。

处理后数据存入DDR指定地址空间不同于起始存储地址的后续地址空间，本实施例对DDR划分中，分块存在的第三块地址空间。

可以理解，DDR需要存储多个所述脉冲回波数据，每个有效的脉冲回波数据之间的到来会有一定的间隔。

DDR利用有效脉冲回波数据到来之间的间隔时间完成从后续地址空间读取数据、向DDR存储数据至指定地址空间以及处理数据读出DDR的操作。

当DDR处于从后续地址空间读取数据或向DDR存储数据至指定地址空间或处理数据读出DDR的状态时，一旦DDR存储所述回波数据的中断信号到来，DDR立即开始存储所述回波数据，暂停当前的读写操作。即存储所述回波数据的中断优先级是最高的，一旦检测到此中断信号，DDR的其他读写过程均暂停，开始存储当前的所述脉冲回波数据。等DDR存储当前的所述脉冲回波数据的过程结束后，DDR又恢复到中断到来前读写状态，直至DDR存储完全部的所述脉冲回波数据完成。

可以理解，本发明中回波数据按快时间写入优先级最高，当回波数据按快时间写入DDR时，回波数据按慢时间读出、处理后数据写入和处理后数据读出过程停止对DDR的读写操作，正在进行读写的数据全部保留在各步骤对应的先入先出队列FIFO中，等待回波数据按快时间写入完成写入后恢复回波数据按慢时间读出、处理后数据写入和处理后数据读出过程，可以确保单片DDR下数据不会存在丢失，实时性也得到保障。

本发明提供的一种基于中断响应机制的多体制雷达预处理实现方法，通过判断帧同步信号以及脉冲同步信号是否来到，对回波数据依次进行快时间写入DDR、慢时间读出DDR、对回波数据进行处理之后写入DDR、以及读出DDR。本发明实现过程中对FPGA要求不高，仅需少量的片上存储资源Block RAM就能实现，成本低；实现兼容不同型号的DDR，可移植性好；对DDR存储空间划分成块，分块使用的实现方式使得FPGA只需外挂一片DDR器件，节省硬件资源保障雷达信号处理机的小型化设计目标；因此本发明可以在保证雷达预处理技术性能的前提下，实现低成本、小型化、通用化的设计目的，缩短开发周期，降低研发成本。

实施例二

作为本发明一种可选的实施例，所述S5的步骤包括：

在第一地址空间以及第二地址空间中，确定上一帧回波数据的脉冲数据存储的目标地址空间；

将预设的存储地址空间中除目标地址空间的另一地址空间，确定为空闲地址空间。

实施例三

作为本发明一种可选的实施例，所述S6的步骤包括：

按照脉冲同步信号的顺序，将所述变换后的目标脉冲数据，在快时间维依次通过先入先出队列FIFO的缓存，存入空闲地址空间。

可以理解，先入先出队列FIFO，使用FPGA片上Block RAM资源例化，作用是跨时钟域的转换、数据的缓冲和数据位宽的变更。

实施例四

作为本发明一种可选的实施例，所述S8的步骤包括：

按照慢时间维，从存入所述变换的目标脉冲数据的地址空间通过先入先出队列FIFO的缓存读取数据，在读取数据的过程中，判断当前帧后的下一帧中的脉冲数据是否到来，如果是，则该到来的脉冲数据存储至另一地址空间，继续执行从后续地址空间读取数据以及判断过程直至读取完成。

实施例五

作为本发明一种可选的实施例，所述S13的步骤包括：

将用户时钟域的数据依次通过先入先出队列FIFO的缓存至DDR的第三地址空间，在用户时钟域的数据写入DDR的过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续将用户时钟域的数据写入DDR的过程以及判断过程直至写入完成，并产生一个维持固定时间段高电平的第二完成信号。

实施例六

作为本发明一种可选的实施例，所述14的步骤包括：

检测所述第二完成信号的上升沿是否到来；

如果所述第二完成信号的上升沿到来，从所述第三地址空间读出数据通过先入先出队列FIFO的缓存按照快时间或者慢时间读出数据，在从所述第三地址空间读出数据过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续从所述第三地址空间读出数据的过程以及判断过程直至读出完成，并产生一个维持固定时间段高电平的第三完成信号。

本发明的回波数据是“和和差差”四路数据，所以处理前后数据也是“和和差差”四路数据，各路数据位宽32bits，包括16bits的实部和16bits的虚部，在通过先入先出队列FIFO缓冲时，系统时钟域下的数据接口位宽为四路32bits拼接形成，即128bits；单片DDR的物理器件接口数据总线为16bits，将突发长度设置为默认值8，则DDR用户时钟域下的数据接口位宽为128bits；本发明中的系统时钟和DDR用户时钟均可灵活设置，原则上仅需保持DDR用户时钟的时钟频率高于系统时钟即可，在验证本发明时，采用的系统时钟为100M，DDR3器件用户接口时钟为125M，DDR4器件用户接口时钟为300M，均可实现本发明。

参考图3，对本发明方法实现的时序示意图作进一步的说明描述。

本发明方法实现的时序图以每帧信号包含128个脉冲，每个脉冲包含256个距离单元数据的情况为例进行说明。

回波数据快时间写入DDR的过程为步骤一，回波数据按快时间写入过程中在检测到帧同步信号的上升沿后，按照128个脉冲同步信号的顺序，将经过脉冲压缩后的回波数据，在快时间维，即脉冲内的256个距离单元数据，依次通过先入先出队列FIFO的缓存，实现从系统时钟域变换到DDR用户时钟域，并得到数据位宽拼接后的回波数据；将数据位宽拼接后的回波数据存入当前起始地址指定的后续地址空间，每一帧的写入完成后会产生一个维持一段时间高电平的完成信号，记为完成信号1，回波数据存入DDR的起始地址是轮流从预设的两个起始地址切换，记为起始地址1和起始地址2，由于每个存入DDR的距离单元数据为拼接后的128bits位宽数据，单片DDR的物理器件接口数据总线为16bits，将突发长度设置为默认值8，故按照示例，每帧信号包含128个脉冲，每个脉冲包含256个距离单元数据，则地址空间需要128*256*8＝262144个地址单元，因此示例中起始地址开始各自都有不少于262144个地址单元的地址空间以保证数据的完全存储；

回波数据按慢时间读出DDR的过程为步骤二，回波数据按慢时间读出过程中检测到完成信号1的上升沿后，将存放在地址空间内的回波数据按照慢时间维读出，即对各脉冲内相同距离单元数据按照128个脉冲顺序依次读出，每组相同距离单元数据为128个，共256组，通过先入先出队列FIFO的缓存，实现从DDR用户时钟域变换到系统时钟域，并对数据进行数据位宽的解拼接还原；

处理后数据写入DDR的过程为步骤三，处理后数据写入过程中根据此时雷达的不同体制，选择对读出的解拼接还原数据做动目标检测MTD或者逆傅里叶变换IFFT，脉冲多普勒体制下做FFT，步进频率体制下做IFFT，每组需要做FFT或IFFT的数据为一组包含有128个的相同距离单元数据，即做FFT或IFFT的点数为128点；将动目标检测MTD或者逆傅里叶变换IFFT后的处理后数据依次通过先入先出队列FIFO的缓存，实现从系统时钟域变换到DDR用户时钟域，并得到数据位宽拼接后的处理后数据；将数据位宽拼接后的处理后数据存入DDR指定的地址空间，此地址空间的起始地址不同于起始地址1和起始地址2，记为起始地址3，按照示例地址空间3也需具有不少于262144个地址单元以保证数据的完全存储，当当前帧的处理后数据写入完成后会产生一个维持一段时间高电平的完成信号，记为完成信号2；

处理后数据读出DDR的过程为步骤四，处理后数据读出过程中检测到完成信号2的上升沿后，根据此时雷达的不同体制，选择对写入DDR的处理后数据按照快时间读出或按照慢时间读出，即脉冲多普勒体制下按照快时间读出，步进频率体制下按照慢时间读出，通过先入先出队列FIFO的缓存，实现从DDR用户时钟域变换到系统时钟域，并对数据进行数据位宽的解拼接还原，完成对一帧回波数据的处理，产生一个维持一段时间高电平的完成信号，记为完成信号3。

由于DDR不能同时读写，所以步骤一、二、三、四同一时间只能有一个过程发生。回波数据是不断的存储进DDR，为了不让数据丢失，回波数据存储进DDR是首要保证的。所述采用了中断机制来保证了信号处理过程的正确进行。所述步骤一的中断优先级最高，当步骤一中有回波数据需要写入DDR时，步骤二、步骤三和步骤四中停止对DDR的读写操作，正在进行读写的数据全部保留在各步骤对应的先入先出队列FIFO中，等待步骤一完成写入后恢复步骤二、步骤三和步骤四。

参照图4，对本发明方法用户接口信号示意图作进一步的说明描述。

本发明方法可以实现对不同型号的DDR兼容，在使用过程中将用户层逻辑的DDR用户接口与DDR控制器接口互联，便可以实现移植，可移植性好。用户逻辑层是本发明方法的实现框架，由读写控制指令模块，回波数据写入缓冲FIFO，回波数据读出缓冲FIFO，处理后数据写入缓冲FIFO和处理后数据读出缓冲FIFO组成。其中，读写控制指令模块实现对用户接口中的指令信号进行控制，各FIFO分别在用户层逻辑和DDR控制器进行数据交互时，起跨时钟域的转换、数据的缓冲和数据位宽的变更的作用，其中，回波数据写入缓冲FIFO和回波数据读出缓冲FIFO共同分时访问地址空间1和地址空间2，处理后数据写入缓冲FIFO和处理后数据读出缓冲FIFO只访问地址空间3。用户层逻辑和DDR控制器间的用户接口信号如图所示：app_cmd为读写控制指令，为0是写指令，为1是读指令；app_en是指令有效信号，为1的时候读写指令的请求有效，为0的时候读写指令的请求无效；app_addr是访问DDR的地址总线信号，根据其值的不同指向DDR中相应的地址空间；app_wdf_data是写入DDR的数据端口信号，在写指令有效的情况下该端口数据被正确写入app_addr指向的地址空间，上述四个信号为用户接口中的指令信号，由读写控制指令模块进行控制并向DDR控制器输入；app_rdy是DDR状态指示信号，为1的时候读写指令的请求被响应，正确执行读写指令，为0的时候则读写指令的请求不被响应；app_rd_data是读出DDR的数据端口信号，在读指令有效的情况下该端口数据正确取出app_addr指向的地址空间内的数据；app_rd_valid是app_rd_data的指示信号，为1的时候表示app_rd_data的数据有效，为0的时候表示app_rd_data的数据无效，上述三个信号为DDR控制器的输出信号，由读写控制指令模块进行响应。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种基于中断响应机制的多体制雷达预处理实现方法，其特征在于，应用于信号处理机，该信号处理机包括FPGA以及DDR，所述多体制雷达预处理实现方法包括：

S1，获取雷达系统中的多路回波数据；

其中，每一路回波数据包括多帧，每一帧包括多个脉冲数据，两个脉冲数据之间存在时间间隔；

S2，针对每一路当前帧的脉冲数据，当该当前帧的脉冲数据的帧同步信号的上升沿到来时，将每一路的当前帧的脉冲数据进行脉冲压缩；

S3，将每一路的当前帧的脉冲数据进行拼接，得到数据位宽拼接后的目标脉冲数据；

S4，按照所述目标脉冲数据的脉冲同步信号的顺序，将目标脉冲数据从系统时钟域变换至DDR用户时钟域，得到变换后的目标脉冲数据；

S5，从预设的存储地址空间中，确定空闲地址空间；

其中，预设的存储地址空间包括第一地址空间以及第二地址空间；

S6，将所述变换后的目标脉冲数据，存入空闲地址空间；

S7，重复执行S2-S6的步骤，直至存储完成一帧回波数据的所有脉冲数据，并产生一个维持固定时间段高电平的第一完成信号；

S8，从存入所述变换的目标脉冲数据的地址空间读取数据，在读取数据的过程中，判断当前帧后的下一帧中的脉冲数据是否到来，如果是，则该到来的脉冲数据存储至另一地址空间，继续执行从后续地址空间读取数据以及判断过程直至读取完成；

其中，另一地址空间是与上次写入的空闲地址空间不同的地址空间；

S9，将读取后的数据从DDR用户时钟域变换到系统时钟域，获得待还原数据；

S10，对所述待还原数据进行数据位宽的解拼接还原，获得还原后的目标数据；

S11，根据当前雷达的不同体制，对还原后的目标数据进行动目标检测MTD或逆傅里叶变换IFFT，获得变换后的目标数据；

S12，将变换后的目标数据从系统时钟域变换至DDR用户时钟域，得到DDR用户时钟域的数据；

S13，将用户时钟域的数据写入DDR的第三地址空间，在用户时钟域的数据写入DDR的过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续将用户时钟域的数据写入DDR的过程以及判断过程直至写入完成，并产生一个维持固定时间段高电平的第二完成信号；

S14，从所述第三地址空间读出数据，在从所述第三地址空间读出数据过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续从所述第三地址空间读出数据的过程以及判断过程直至读出完成，并产生一个维持固定时间段高电平的第三完成信号。

2.根据权利要求1所述的多体制雷达预处理实现方法，其特征在于，所述S5的步骤包括：

在第一地址空间以及第二地址空间中，确定上一帧回波数据的脉冲数据存储的目标地址空间；

将预设的存储地址空间中除目标地址空间的另一地址空间，确定为空闲地址空间。

3.根据权利要求1所述的多体制雷达预处理实现方法，其特征在于，所述S6的步骤包括：

按照脉冲同步信号的顺序，将所述变换后的目标脉冲数据，在快时间维依次通过先入先出队列FIFO的缓存，存入空闲地址空间。

4.根据权利要求1所述的多体制雷达预处理实现方法，其特征在于，所述S8的步骤包括：

按照慢时间维，从存入所述变换的目标脉冲数据的地址空间通过先入先出队列FIFO的缓存读取数据，在读取数据的过程中，判断当前帧后的下一帧中的脉冲数据是否到来，如果是，则该到来的脉冲数据存储至另一地址空间，继续执行从后续地址空间读取数据以及判断过程直至读取完成。

5.根据权利要求1所述的多体制雷达预处理实现方法，其特征在于，所述S13的步骤包括：

将用户时钟域的数据依次通过先入先出队列FIFO的缓存至DDR的第三地址空间，在用户时钟域的数据写入DDR的过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续将用户时钟域的数据写入DDR的过程以及判断过程直至写入完成，并产生一个维持固定时间段高电平的第二完成信号。

6.根据权利要求1所述的多体制雷达预处理实现方法，其特征在于，所述14的步骤包括：

检测所述第二完成信号的上升沿是否到来；

如果所述第二完成信号的上升沿到来，从所述第三地址空间读出数据通过先入先出队列FIFO的缓存按照快时间或者慢时间读出数据，在从所述第三地址空间读出数据过程中，判断另一地址空间中最后一个地址位存储的脉冲数据的下一个脉冲数据是否到来，如果是，则将该到来的脉冲数据存储至另一地址空间中最后一个地址位的下一地址位，继续从所述第三地址空间读出数据的过程以及判断过程直至读出完成，并产生一个维持固定时间段高电平的第三完成信号。

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