CN113097205B - 版图结构及芯片的测试方法 - Google Patents

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Abstract

本发明提供了一种版图结构，包括第1个至第N个测试芯片版图，每个所述测试芯片版图均具有测试区域以及位于所述测试区域外的空白区域；第2个至第N个所述测试芯片版图均位于所述第1个测试芯片版图的空白区域内，或者，所述第i个测试芯片版图位于所述第i‑1个测试芯片版图的空白区域内，其中，N≥1，1≤i≤N。在所述测试区域外的空白区域内放置所述测试芯片版图，如此，在第1个测试芯片版图大小的区域内能够制造出第2个至第N个测试芯片。本发明可以提高测试芯片版图的使用率，以缩小所述测试芯片在晶圆上所占用的面积。

Description

版图结构及芯片的测试方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种版图结构及芯片的测试方法。
背景技术
随着集成电路的技术不断地提升，芯片的最小的设计尺寸也在不断降低，单位面积芯片上的器件数量也越来越多。因此在芯片设计开发阶段，设计者经常采用多项目晶圆(Multi Project Wafer，简称MPW)，就是将多个具有相同工艺的芯片品种放在同一晶圆上流片。在该晶圆流片后，可以得到多个品种的芯片，且每个品种的芯片都有数十片芯片样品，这一数量对于设计开发阶段的实验、测试已经足够。这样，芯片开发的实验费用由所有参加MPW的项目组按照自己的芯片在晶圆上所占的面积分担流片费用，可以降低芯片的开发成本和新产品开发风险，降低中小集成电路设计企业在起步时的门槛，也降低单次实验流片造成的资源严重浪费。
同时，由于晶圆上会搭载多个品种的芯片，也就需要多个测试芯片，目前，用于测试芯片的测试针卡，基于制作成本考虑，通常都会固定采用几套测试针卡，因此，一般测试芯片都是采用固定版图形式的引脚。由于测试针卡的版图形式固定，所以，有些测试芯片版图面积都由于测试针卡的限定而比自身IP的面积增大很多，使得测试芯片版图中存在的面积浪费的问题，因此，需要找到一种新的测试芯片版图结构，能够提高测试芯片版图面积的使用率。
发明内容
本发明的目的在于提供一种版图结构及芯片的测试方法，能够提高测试芯片版图面积的使用率，以缩小测试芯片在晶圆上所占用的面积。
为了达到上述目的，本发明提供了一种版图结构，包括第1个至第N个测试芯片版图，每个所述测试芯片版图均具有测试区域以及位于所述测试区域外的空白区域；
第2个至第N个所述测试芯片版图均位于所述第1个测试芯片版图的空白区域内，或者，所述第i个测试芯片版图位于所述第i-1个测试芯片版图的空白区域内，其中，N≥1，1≤i≤N。
可选的，所述测试区域包括器件区域、导电连接线区域及引脚区域，所述引脚区域围绕所述器件区域，所述导电连接线区域位于所述器件区域与所述引脚区域之间，所述空白区域为位于所述器件区域、所述引脚区域及所述导电连接线区域之外的区域。
可选的，所述引脚区域内具有多个引脚图案，所述导电连接线区域内具有多个导电连接线图案，所述引脚图案通过对应的所述导电连接线图案与所述器件区域连接。
可选的，所述第1个测试芯片版图的器件区域位于所述版图结构的中心位置，所述第1个测试芯片版图的引脚区域位于所述版图结构的边缘位置，第2个至第N个所述测试芯片版图沿所述第1个测试芯片版图的器件区域的外周周向分布。
可选的，第2个至第N个所述测试芯片版图均相同。
可选的，所述第1个测试芯片版图的器件区域位于所述版图结构的中心位置的一侧，所述第1个测试芯片版图的引脚区域位于所述版图结构的边缘位置，第2个至第N个所述测试芯片版图位于所述版图结构的中心位置的另一侧。
可选的，第1个至第N个所述测试芯片版图对应的测试芯片的工艺制程均相同。
可选的，第1个至第N个所述测试芯片版图对应的测试芯片的在金属化过程中形成的互联线的层数相同。
此外，本发明还提供了一种芯片的测试方法，包括：
根据所述版图结构制备出一测试器件，所述测试器件具有与第1个至第N个测试芯片版图对应的第1个至第N个测试芯片；
提供测试针卡，所述测试针卡包括第1个探针组至第N个探针组；
将所述第1个探针组至第N个探针组与所述第1个至第N个测试芯片接触，以同时对所述第1个至第N个测试芯片进行测试。
此外，本发明还提供了一种芯片的测试方法，包括：
根据所述版图结构制备出一测试器件，所述测试器件具有与第1个至第N个测试芯片版图对应的第1个至第N个测试芯片；
切割所述测试器件以将所述第1个至第N个测试芯片分离；
提供第1个至第N个测试针卡，分别将所述第1个至第N个测试针卡与所述第1个至第N个测试芯片对应接触，以对所述第1个至第N个测试芯片进行测试。
在本发明提供的版图结构中，包括第1个至第N个测试芯片版图，每个所述测试芯片版图均具有测试区域以及位于所述测试区域外的空白区域；第2个至第N个所述测试芯片版图均位于所述第1个测试芯片版图的空白区域内，或者，所述第i个测试芯片版图位于所述第i-1个测试芯片版图的空白区域内，其中，N≥1，1≤i≤N。在所述测试区域外的空白区域内放置所述测试芯片版图，如此，在第1个测试芯片版图大小的区域内能够制造出第2个至第N个测试芯片，可以提高测试芯片版图的使用率，以缩小测试芯片在晶圆上所占用的面积，使得一片晶圆能够制造出更多的测试芯片，有利于降低测试芯片制造成本。
此外，第1个至第N个所述测试芯片版图对应的测试芯片的工艺制程均相同。在制造第1个测试芯片的同时，也制造出了第2个至第N个测试芯片，能够降低测试芯片的制造成本。
此外，本发明还提供了一种测试芯片的测试方法，包括：根据所述版图结构制备出一测试器件，所述测试器件具有与第1个至第N个测试芯片版图对应的第1个至第N个测试芯片；提供测试针卡，所述测试针卡包括第1个探针组至第N个探针组；将所述第1个探针组至第N个探针组与所述第1个至第N个测试芯片接触，以同时对所述第1个至第N个测试芯片进行测试。该测试方法同时测试第1个至第N个测试芯片，能够提升了测试芯片的测试效率。
附图说明
图1为一种测试芯片版图；
图2为本发明实施例一中的版图结构的示意图；
图3为本发明实施例一中的芯片的测试方法的流程图；
图4为本发明实施例二中的版图结构的示意图；
图5为本发明实施例三中的版图结构的示意图；
图6为本发明实施例四中的版图结构的示意图；
图7为本发明实施例五中的芯片的测试方法的流程图；
其中，附图标记如下：
100’-测试芯片版图；110’-测试区域；111’-器件区域；112’-引脚区域；120’-空白区域；130’-导电连接线区域；
100-第1个测试芯片版图；
200-第2个测试芯片版图；
300-第3个测试芯片版图；
400-第4个测试芯片版图；
500-第5个测试芯片版图。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1为一种测试芯片版图。如图1所示，所述测试芯片版图100’中，具有测试区域110’以及位于所述测试区域110’外的空白区域120’。所述测试区域110’包括器件区域111’、导电连接线区域130’及引脚区域112’，所述引脚区域112’围绕所述器件区域111’，具体实施时，所述测试芯片版图100’中的所述器件区域111’位于版图结构的中央，所述引脚区域112’分布在版图结构的四周，所述导电连接线区域130’位于所述器件区域111’与所述引脚区域112’之间，所述空白区域120’为所述器件区域111’、所述引脚区域112’及所述导电连接线区域130’之外的区域。
在具体实施时，一种测试芯片版图100’对应一种测试芯片，其中，所述器件区域111’也称之为IP核，是所述测试芯片的内部电路的分布区域。所述引脚区域112’内分布有多个引脚，所述引脚是指从测试芯片内部电路引出与外围电路的接线，引脚构成了所述测试芯片的接口。所述引脚区域112’内具有多个引脚图案，在本实施例中，由于测试芯片的类型不同，使得所述测试芯片版图100’的大小也不同，所述测试芯片版图100’中的引脚数量以及引脚的图案也不同。所述测试芯片版图100’中，引脚数量可以是6pin、8pin、10pin、16pin、25pin、222pin或493pin，引脚可以是分布在所述测试芯片的四个侧边，也可以只分布在所述测试芯片中相对的一对侧边。应知道，引脚图案可以根据本领域技术人员的经验进行更改，在此不做限定。
导电连接线区域130’内具有多个导电连接线图案，所述导电连接线图案内包括多条导线。所述引脚图案通过对应的所述导电连接线图案中的导线与所述器件区域111’连接。
测试芯片流片后，会采用对应的测试针卡对所述测试芯片进行测试。通常，基于测试针卡的PCB板的制作成本考虑，都会采用几套固定样式的测试针卡，避免每种测试芯片流片后需要重新制作一套测试针卡，以减少芯片测试的成本，因此，测试芯片都是采用固定的版图形式以适用所述测试针卡。然而，由于测试芯片采用固定的版图形式，这使得每个独立测试芯片版图100’的面积为一个定值，若所述测试芯片的IP核的大小较小，这会使得所述测试芯片版图100’中，有一个较大面积的空白区域120’，这也导致了所述测试芯片版图100’面积的使用率较低，占用过多的晶圆面积，所述测试芯片的成本较高的问题。
基于此，本发明提供了一种版图结构，能够提高测试芯片版图面积的使用率，以缩小测试芯片在晶圆上所占用的面积。
图2为本实施例中的版图结构的示意图。如图2所示，所述版图结构包括第1个至第N个测试芯片版图，每个所述测试芯片版图均具有测试区域以及位于所述测试区域外的空白区域。第2个至第N个所述测试芯片版图均位于所述第1个测试芯片版图100的空白区域内，或者，所述第i个测试芯片版图位于所述第i-1个测试芯片版图的空白区域内，其中，N≥1，1≤i≤N。
进一步的，所述第1个测试芯片版图100的器件区域位于所述版图结构的中心位置，所述第1个测试芯片版图100的引脚区域位于所述版图结构的边缘位置，第2个至第N个所述测试芯片版图沿所述第1个测试芯片版图100的器件区域的外周周向分布。
为了进一步说明，本实施例中以版图结构具有5个测试芯片版图为例进行举例说明。继续参照图2，所述版图结构具有第1个测试芯片版图100、第2个测试芯片版图200、第3个测试芯片版图300、第4个测试芯片版图400和第5个测试芯片版图500。第1个测试芯片版图100的版图面积最大，在所述第1个测试芯片版图100的中心位置为器件区域。环绕所述器件区域分布有第2个测试芯片版图200、第3个测试芯片版图300、第4个测试芯片版图400和第5个测试芯片版图500。如此，在晶圆上能够通过第1个测试芯片版图100大小的面积的区域，制造出第1个至第5个测试芯片版图所对应的第1个至第5个测试芯片，降低测试芯片的流片成本。
在本实施例中，所述第1个测试芯片版图100中的导电连接线图案被规划成沿器件区域的边缘和沿引脚区域的边缘集中走线，并集中在一个空白区域的一个区域连通，如此，使得所述空白区域能够成片相连，具有更大的容纳空间，以容纳更多的第2个至第N个测试芯片版图，有利于在第1个测试芯片版图100内放置更多的测试芯片，有利于进一步提升所述测试芯片版图面积的使用率，有利于进一步降低测试芯片的流片成本。
申请人通过设计验证，采用本发明的版图结构，第1个至第5个测试芯片版图所对应的第1个至第5个测试芯片的面积在晶圆上可以减少30％左右的占用面积，而所述第1个至第5个测试芯片的工作特性保持不变。
进一步的，第1个至第N个所述测试芯片版图对应的测试芯片的工艺制程均相同。
更优的，第1个至第N个所述测试芯片版图对应的测试芯片的在金属化过程中形成的互联线的层数相同，也即所述第1个至第N个测试芯片的金属层的层数相同。
图3为本实施例中的芯片的测试方法的流程图。如图3所示，本实施例提供了一种芯片的测试方法，包括以下步骤：
步骤S101：根据所述版图结构制备出一测试器件，所述测试器件具有与第1个至第N个测试芯片版图对应的第1个至第N个测试芯片；
步骤S102：提供测试针卡，所述测试针卡包括第1个探针组至第N个探针组；
步骤S103：将所述第1个探针组至第N个探针组与所述第1个至第N个测试芯片接触，以同时对所述第1个至第N个测试芯片进行测试。
在本实施例的芯片的测试方法中，由于所述测试针卡中的探针组与第1个至第N个测试芯片中的引脚相适配。测试器件与所述测试针卡相扣接时，所述第1个探针组至第N个探针组与所述第1个至第N个测试芯片接触，如此，使得所述第1个至第N个测试芯片能够同时得电，实现了一个测试针卡同时对第1个至第N个测试芯片进行测试，这提升了测试芯片的测试效率。
实施例二
本实施例提供的测试芯片版图，与实施例一中相同的部分在此不再叙述，以下仅针对不同点进行描述。
图4为本实施例中的版图结构的示意图。如图4所示，在所述版图结构中，第2个至第N个所述测试芯片版图均相同。
具体实施时，以版图结构具有5个测试芯片版图为例进行举例说明。继续参照图4，所述版图结构具有第1个测试芯片版图100和第2至第4个测试芯片版图，第2至第4个测试芯片版图均相同。其中，所述第1个测试芯片版图100的版图面积最大，在所述第1个测试芯片版图100的中心位置为器件区域。环绕所述器件区域分布有4个第2测试芯片版图200。如此，在晶圆上能够通过第1个测试芯片版图100大小的面积的区域，制造出1颗第1测试芯片和4颗第2个测试芯片。在本实施例中，第1个测试芯片版图100的面积为2243umX2243um。第1个测试芯片版图100的面积为1500umX1500um，在常规的版图结构下所述第1个测试芯片加所述第2个测试芯片所占的版图面积为(2243umX2243um)+(1500umX1500um)，而采用本发明的版图结构，所述第1个测试芯片加所述第2个测试芯片所占的版图面积为2243umX2243um，有利于降低测试芯片的流片成本。
实施例三
本实施例提供的测试芯片版图，与实施例一和实施例二中相同的部分在此不再叙述，以下仅针对不同点进行描述。
图5为本实施例中的版图结构的示意图。如图5所示，所述第1个测试芯片版图100的器件区域位于所述版图结构的中心位置的一侧，所述第1个测试芯片版图100的引脚区域位于所述版图结构的边缘位置，第2个至第N个所述测试芯片版图位于所述版图结构的中心位置的另一侧。
在本实施例中，第1个测试芯片版图100的器件区域位于所述版图结构的中心位置的一侧，可以使得所述版图结构中第1个测试芯片版图的空白区域的面积变大，如此，能够使得所述空白区域能够容纳面积更大的第2个至第N个测试芯片版图。
实施例四
本实施例提供的测试芯片版图，与实施例一、实施例二和实施例三中相同的部分在此不再叙述，以下仅针对不同点进行描述。
图6为本实施例中的版图结构的示意图。如图6所示，所述第1个测试芯片版图100的器件区域位于所述版图结构的中心位置的一侧，所述第1个测试芯片版图100的引脚区域位于所述版图结构的边缘位置，所述第2个测试芯片版图200位于所述版图结构的中心位置的另一侧，所述第2个测试芯片版图中的空白区域内还容纳第3个测试芯片版图300。如此，在晶圆上能够通过第1个测试芯片版图100大小的面积的区域，制造出第1个至第3个测试芯片版图对应的第1个至第3个测试芯片，降低测试芯片的流片成本，且第2个测试芯片版图能够具有较大的面积。
实施例五
本实施例提供的芯片的测试方法，与实施例一中相同的部分在此不再叙述，以下仅针对不同点进行描述。
图7为本实施例中的芯片的测试方法的流程图。如图7所示，本实施例提供了一种芯片的测试方法，包括以下步骤：
步骤S201：根据所述版图结构制备出一测试器件，所述测试器件具有与第1个至第N个测试芯片版图对应的第1个至第N个测试芯片；
步骤S202：切割所述测试器件以将所述第1个至第N个测试芯片分离；
步骤S203：提供第1个至第N个测试针卡，分别将所述第1个至第N个测试针卡与所述第1个至第N个测试芯片对应接触，以对所述第1个至第N个测试芯片进行测试。
在本实施例的芯片的测试方法中，制备出测试器件后对所述测试器件进行切割，以得到第1个至第N个测试芯片。分别采用供第1个至第N个测试针卡对第1个至第N个测试芯片进行测试，其中，第1个至第N个测试针卡分别与第1个至第N个测试芯片中的引脚相适配。通过第1个至第N个测试针卡分别对第1个至第N个测试芯片进行测试。相对于实施例一，由于无需重新提供新的测试针卡，本实施例中的芯片的测试方法能够减少测试芯片的测试成本。
综上所述，在本发明提供的版图结构中，包括第1个至第N个测试芯片版图，每个所述测试芯片版图均具有测试区域以及位于所述测试区域外的空白区域；第2个至第N个所述测试芯片版图均位于所述第1个测试芯片版图的空白区域内，或者，所述第i个测试芯片版图位于所述第i-1个测试芯片版图的空白区域内，其中，N≥1，1≤i≤N。在所述测试区域外的空白区域内放置所述测试芯片版图，如此，在第1个测试芯片版图100大小的区域内能够制造出第2个至第N个测试芯片，可以提高测试芯片版图的使用率，以缩小测试芯片在晶圆上所占用的面积。此外，第1个至第N个所述测试芯片版图对应的测试芯片的工艺制程均相同。在制造第1个测试芯片的同时，也制造出了第2个至第N个测试芯片，能够降低测试芯片的制造成本。此外，本发明还提供了一种测试芯片的测试方法，包括：根据所述版图结构制备出一测试器件，所述测试器件具有与第1个至第N个测试芯片版图对应的第1个至第N个测试芯片；提供测试针卡，所述测试针卡包括第1个探针组至第N个探针组；将所述第1个探针组至第N个探针组与所述第1个至第N个测试芯片接触，以同时对所述第1个至第N个测试芯片进行测试。该测试方法同时测试第1个至第N个测试芯片，能够提升了测试芯片的测试效率。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (7)

1.一种版图结构，其特征在于，包括第1个至第N个测试芯片版图，每个所述测试芯片版图均具有测试区域以及位于所述测试区域外的空白区域；
第2个至第N个所述测试芯片版图均位于第1个所述测试芯片版图的空白区域内，或者，第i个所述测试芯片版图位于第i-1个所述测试芯片版图的空白区域内，其中，N≥3，1≤i≤N；
所述测试区域包括器件区域、导电连接线区域及引脚区域，所述引脚区域围绕所述器件区域，所述导电连接线区域位于所述器件区域与所述引脚区域之间，所述空白区域为位于所述器件区域、所述引脚区域及所述导电连接线区域之外的区域；
其中，第1个所述测试芯片版图的器件区域位于所述版图结构的中心位置，第1个所述测试芯片版图的引脚区域位于所述版图结构的边缘位置，第2个至第N个所述测试芯片版图沿第1个所述测试芯片版图的器件区域的外周周向分布；或者，第1个所述测试芯片版图的器件区域位于所述版图结构的中心位置的一侧，第1个所述测试芯片版图的引脚区域位于所述版图结构的边缘位置，第2个至第N个所述测试芯片版图位于所述版图结构的中心位置的另一侧。
2.如权利要求1所述的版图结构，其特征在于，所述引脚区域内具有多个引脚图案，所述导电连接线区域内具有多个导电连接线图案，所述引脚图案通过对应的所述导电连接线图案与所述器件区域连接。
3.如权利要求1所述的版图结构，其特征在于，第2个至第N个所述测试芯片版图均相同。
4.如权利要求1所述的版图结构，其特征在于，第1个至第N个所述测试芯片版图对应的测试芯片的工艺制程均相同。
5.如权利要求1所述的版图结构，其特征在于，第1个至第N个所述测试芯片版图对应的测试芯片在金属化过程中形成的互联线的层数相同。
6.一种芯片的测试方法，其特征在于，包括：
根据权利要求1-5中任一项所述版图结构制备出一测试器件，所述测试器件具有与第1个至第N个测试芯片版图对应的第1个至第N个测试芯片；
提供测试针卡，所述测试针卡包括第1个探针组至第N个探针组；
分别将第1个至第N个所述探针组与第1个至第N个所述测试芯片对应接触，以同时对第1个至第N个所述测试芯片进行测试。
7.一种芯片的测试方法，其特征在于，包括：
根据权利要求1-5中任一项所述版图结构制备出一测试器件，所述测试器件具有与第1个至第N个测试芯片版图对应的第1个至第N个测试芯片；
切割所述测试器件以将第1个至第N个所述测试芯片分离；
提供第1个至第N个测试针卡，分别将所述第1个至第N个所述测试针卡与第1个至第N个所述测试芯片对应接触，以分别对所述第1个至第N个所述测试芯片进行测试。
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