CN113097202A - Mos栅控功率器件中的短路保护结构 - Google Patents
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Abstract
公开了MOS栅控功率器件中的短路保护结构。一种单芯片功率半导体器件(1)包括：第一负载端子(11)；第二负载端子(12)；半导体本体(10)，其被集成在单芯片中并且耦合到第一负载端子(11)和第二负载端子(12)，并且被配置为传导沿着所述端子(11，12)之间的负载电流路径的负载电流；控制端子(13)和电连接到控制端子(13)的至少一个控制电极(131)，其中至少一个控制电极(131)与半导体本体(10)电绝缘并且被配置为基于控制端子(13)和第一负载端子(11)之间的控制电压(25)来控制负载电流；保护结构(15)，其被与负载电流路径分离地集成在单芯片中，并且包括多个pn结(153)的利用多个第一导电类型的第一半导体区(151)和多个第二导电类型的第二半导体区(152)的串联连接(155)。pn结(153)的串联连接(155)被以正向偏置连接在控制端子(13)和第一负载端子(11)之间。
Description
技术领域
本说明书涉及单芯片功率半导体器件的实施例并且涉及形成单芯片功率半导体器件的方法的实施例。特别是，本说明书涉及作为MOS栅控器件的单芯片功率半导体器件的实施例，MOS栅控器件诸如为MOSFET、IGBT或MOS栅控二极管，并且本说明书涉及形成这样的器件的方法的实施例，其中提供了在某些情况下限制控制电压的保护结构。
背景技术
现代设备在汽车、消费品和工业应用中的许多功能(诸如转换电能和驱动电马达或电机器)依赖功率半导体器件。例如，举出几个来说，绝缘栅双极晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管已经被用于各种应用，包括但是不限制于电源和功率转换器中的开关。
功率半导体器件通常包括半导体本体，半导体本体被配置为传导沿着器件的两个负载端子之间的负载电流路径的正向负载电流。
进一步地，在可控功率半导体器件(例如晶体管或所谓的MOS栅控二极管)的情况下，负载电流路径可以是借助于通常被称为栅极电极的绝缘电极来控制的。例如，在从例如驱动器单元接收到对应的控制信号时，控制电极可以将功率半导体器件设置在导通状态和阻断状态之一中。在一些情况下，栅极电极可以被包括在功率半导体开关的沟槽内，其中沟槽可以呈现例如条带配置或针状配置。
一些可控功率半导体器件呈现如下的功能：在短路(SC)事件期间通过半导体本体的负载电流饱和，这给出用以在器件被热损坏之前的几微秒的时段内关断器件的机会。
随着器件朝着低传导损耗的发展，单元密度和跨导增加，这导致在短路模式下的更高的电流密度和更短的可允许的短路持续时间。在一些应用中，由于损耗优化的目的，短路持续时间未被限定。然而，在一些其它应用中，不多于例如5至10μs的短路持续时间是合期望的。短路能力的限定可能导致增加的功率损耗和应用复杂性。
SC事件通常是通过使用负载电流和/或电压测量而在器件的外部检测的。在检测到SC事件时，可以发起应对措施以限制负载电流和/或相应地关断器件。
然而，这样的基于负载电流和/或电压测量的SC事件检测可能太慢。
更进一步地，基于负载电流和/或电压测量的SC事件检测可能增加器件及其控制的整体复杂性。
发明内容
在此描述的各方面涉及与功率半导体器件的(一个或多个)功率单元集成在同一芯片中但是与负载电流路径分离的保护结构。保护结构是温度响应的并且被热耦合到负载电流路径。在SC事件中(其中高幅度的负载电流沿着负载电流路径流动)，器件变热，并且保护结构因此变热。保护结构的电阻具有负的温度系数并且被串联(例如，正向偏置)连接在器件的控制端子和负载端子之间。因此，在SC事件中，保护结构在电阻上减小，并且由此限制器件的控制端子和负载端子之间的控制电压。
根据实施例，单芯片功率半导体器件包括：第一负载端子；第二负载端子；半导体本体，其被集成在单芯片中并且耦合到第一负载端子和第二负载端子，并且被配置为传导沿着所述端子之间的负载电流路径的负载电流；控制端子和被电连接到控制端子的至少一个控制电极，其中至少一个控制电极与半导体本体电绝缘，并且被配置为基于控制端子和第一负载端子之间的控制电压来控制负载电流；保护结构，其被与负载电流路径分离地集成在单芯片中，并且包括多个pn结的利用多个第一导电类型的第一半导体区和多个第二导电类型的第二半导体区的串联连接。pn结的串联连接被以正向偏置连接在控制端子和第一负载端子之间。
根据实施例，功率半导体模块包括许多集成的单芯片功率半导体器件，模块的一个或多个单芯片功率半导体器件中的每个包括：第一负载端子；第二负载端子；半导体本体，其被集成在单芯片中并且耦合到第一负载端子和第二负载端子，并且被配置为传导沿着所述端子之间的负载电流路径的负载电流；控制端子和电连接到控制端子的至少一个控制电极，其中至少一个控制电极与半导体本体电绝缘，并且被配置为基于控制端子和第一负载端子之间的控制电压来控制负载电流；保护结构，其被与负载电流路径分离地集成在单芯片中，并且包括多个pn结的利用多个第一导电类型的第一半导体区和多个第二导电类型的第二半导体区的串联连接。pn结的串联连接被以正向偏置连接在控制端子和第一负载端子之间。
根据实施例，提出了一种形成单芯片功率半导体器件的方法。单芯片功率半导体器件包括：第一负载端子；第二负载端子；半导体本体，其被集成在单芯片中并且耦合到第一负载端子和第二负载端子，并且被配置为传导沿着所述端子之间的负载电流路径的负载电流；控制端子和电连接到控制端子的至少一个控制电极，其中至少一个控制电极与半导体本体电绝缘，并且被配置为基于控制端子和第一负载端子之间的控制电压来控制负载电流。方法包括形成保护结构，保护结构被与负载电流路径分离地集成在单芯片中并且包括多个pn结的利用多个第一导电类型的第一半导体区和多个第二导电类型的第二半导体区的串联连接。pn结的串联连接被以正向偏置连接在控制端子和第一负载端子之间。
本领域技术人员在阅读以下的详细描述时并且在查看随附附图时将认识到附加的特征和优点。
附图说明
各图中的部分未必是按比例的，相反，重点被放在图示本发明的原理上。此外，在各图中，同样的参考标号指明对应的部分。在附图中：
图1示意性地并且示例性地图示根据一个或多个实施例的功率半导体模块；
图2示意性地并且示例性地图示根据一个或多个实施例的单芯片功率半导体器件的保护结构；
图3示意性地并且示例性地图示根据一个或多个实施例的基于堆叠图的单芯片功率半导体器件的保护结构的竖向位置；
图4示意性地并且示例性地图示根据一个或多个实施例的单芯片功率半导体器件的水平投影的区段；
图5至图6B的每个示意性地并且示例性地图示根据一些实施例的单芯片功率半导体器件的竖向横截面的区段；以及
图7A至图7B这两者示意性地并且示例性地图示根据一些实施例的单芯片功率半导体器件的透视投影的区段。
具体实施方式
在以下的详细描述中，参照随附附图，附图形成在此的一部分，并且在附图中通过图示的方式示出其中可以实践本发明的具体实施例。
在这方面，诸如“顶部”、“底部”、“下方”、“前方”、“后方”、“后部”、“前部”“末尾”、“上方”等的方向术语可以是参照被描述的各图的定向来使用的。因为实施例的部分可以是以许多不同的定向定位的，所以方向术语被用于说明的目的并且绝不是进行限制。要理解在不脱离本发明的范围的情况下，可以利用其它实施例并且可以作出结构或逻辑上的改变。因此，以下的详细描述不是在限制的意义上取得的，并且本发明的范围由所附权利要求限定。
现在将详细参考各种实施例，在各图中图示实施例的一个或多个示例。每个示例是以解释的方式提供的，并且不意味着限制本发明。例如，作为一个实施例的部分图示或描述的特征可以被使用在其它实施例上或者与其它实施例结合使用，以产生又一进一步的实施例。意图的是本发明包括这样的修改和变化。使用特定的语言描述了示例，特定的语言不应当被解释为限制所附权利要求的范围。附图并不是按比例的，并且仅用于说明的目的。为了清楚起见，如果没有另外声明，则在不同的附图中已经由相同的标号指明相同的元件或制造步骤。
如在本说明书中使用的术语“水平”意图描述实质上平行于半导体衬底或半导体结构的水平表面的定向。这可以是例如半导体晶片或管芯或芯片的表面。例如，在下面提到的第一横向方向X和第二横向方向Y这两者可以是水平方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。
如在本说明书中使用的术语“竖向”意图描述实质上被布置成垂直于水平表面即平行于半导体晶片/芯片/管芯的表面的法线方向的定向。例如，在下面提到的延伸方向Z可以是垂直于第一横向方向X和第二横向方向Y这两者的延伸方向。延伸方向Z在此还被称为“竖向方向Z”。
在本说明书中，n掺杂被提及为“第一导电类型”，而p掺杂被提及为“第二导电类型”。替换地，可以采用相反的掺杂关系，从而第一导电类型可以是p掺杂的并且第二导电类型可以是n掺杂的。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”意图描述在半导体器件的两个区、区段、区带、部分或部件之间或者在一个或多个器件的不同端子之间或者在端子或金属化或电极和半导体器件的部分或部件之间存在低欧姆电连接或低欧姆电流路径。进一步地，在本说明书的上下文中，术语“接触”意图描述在相应的半导体器件的两个元件之间存在直接物理连接；例如，在彼此接触的两个元件之间的过渡可以不包括进一步的中间元件等。
此外，在本说明书的上下文中，如果没有另外声明，则术语“电绝缘”是在其一般有效理解的上下文中使用的，并且因此意图描述两个或更多个组件被彼此分离地定位并且不存在连接这些组件的欧姆连接。然而，彼此电绝缘的组件仍然可以彼此耦合，例如机械耦合和/或电容耦合和/或电感耦合。为了给出示例，电容器的两个电极可以彼此电绝缘，并且同时例如借助于绝缘(例如电介质)而彼此机械地并且电容地耦合。
本说明书中描述的具体实施例涉及但是不限制于呈现例如条带单元配置的单芯片功率半导体器件，例如可以被使用在功率转换器或电源中的单芯片功率半导体器件。因此，在实施例中，这样的单芯片功率半导体器件可以被配置为承载要被馈送到负载的负载电流和/或相应地由功率源提供的负载电流。例如，单芯片功率半导体器件可以包括多个功率半导体单元(在此还称为功率单元)，诸如单片集成的二极管单元、单片集成的二极管单元的衍生物、单片集成的IGBT单元和/或其衍生物，单片集成的MOSFET单元和/或其衍生物。这样的二极管单元/晶体管单元可以被集成在单个芯片中，并且一个或多个这样的单芯片可以被集成在功率半导体模块中。多个这样的功率单元可以构成被布置有单片集成的IGBT单元和/或其衍生物的有源区的单元场区，如将在下面更详细地解释的。
如在本说明书中使用的术语“单芯片功率半导体器件”意图描述具有高电压阻断能力和/或高电流承载能力的在单个芯片上的功率半导体器件。换句话说，在此描述的单芯片功率半导体器件的实施例被配置用于高电流(典型地在安培范围内，例如达到几安培或达到几十或几百安培)和/或高电压(典型地100V以及以上，例如达到至少400V或甚至更高，例如达到至少3 kV，或者甚至达到10kV或更高)。
例如，下面描述的单芯片功率半导体器件可以呈现条带或针状单元配置，并且被配置为在低、中和/或高电压应用中被采用为功率组件。一个或多个单芯片功率半导体器件可以被集成在模块中，以便形成功率半导体模块，例如IGBT模块(或MOSFET模块，或MOS栅控二极管模块)，用于安装和使用在低、中和/或高电压应用中，该应用诸如为主要家用电器、通用驱动、电驱动系、伺服驱动、牵引、更高功率传输设施等。
例如，如在本说明书中使用的术语“单芯片功率半导体器件”不针对于被用于例如存储数据、计算数据和/或其它类型的基于半导体的数据处理的逻辑半导体器件。
图1以简化的方式示意性地并且示例性地图示根据一个或多个实施例的具有一个或多个单芯片功率半导体器件1的功率半导体模块5。为了描述一个或多个单芯片功率半导体器件1的配置，下面还将参照其余的图2至图7B。
一个或多个单芯片功率半导体器件1中的每个可以包括第一负载端子11和第二负载端子12。半导体本体10(对照图5至图7B)被集成在单个芯片中并且耦合到第一负载端子11和第二负载端子12，并且被配置为传导沿着所述端子11、12之间的负载电流路径的负载电流。单芯片功率半导体器件1进一步包括控制端子13和电连接到控制端子13的至少一个控制电极131(对照图5至图7B)，其中，至少一个控制电极131与半导体本体10电绝缘，并且被配置为基于控制端子13和第一负载端子11之间的控制电压25来控制负载电流。
模块5的一个或多个单芯片功率半导体器件1中的每个可以呈现IGBT配置(如在图5至图7B中示例性地图示的那样)或MOSFET配置(在这种情况下，图5至图7B中示例性地图示的配置将简单地在半导体区108的掺杂剂类型上不同)或MOS栅控二极管配置。
在实施例中，控制端子13是栅极端子，并且第一负载端子11是源极(或者相应地是发射极)端子，并且第二负载端子12是漏极(或者相应地是集电极)端子。
例如，模块5由提供栅极电压VG 24的栅极驱动器单元(未图示)控制，栅极电压VG24可以在几伏特的范围内，例如，取决于一个或多个单芯片功率半导体器件1的配置，在-25V...+25V的范围内，例如在-8V...+20V的范围内或者在-5V...16V的范围内，或者相应地在0V...16V的范围内。再次地，所施加的栅极电压的范围取决于一个或多个单芯片功率半导体器件1的配置。例如，单芯片功率半导体器件也可以是SiC-MOSFET，并且栅极电压的范围是对应地选取的。
栅极电压VG 24被施加在栅极驱动器单元的输出241和第一负载端子11的电势之间，例如跨可选的栅极电阻器23和栅极端子13，由此在控制端子13和第一负载端子11之间提供所述控制电压25。因此，控制电压25和栅极电压24可以在幅度上是相似的，所述电压之间的差取决于可选的栅极电阻器23的电阻和流过该栅极电阻器23的控制电流。
在一个实施例中，栅极电阻器23可以被实现为外部电阻器，如例如分立电阻器。附加地或替换地，栅极电阻器23的至少一部分可以被提供为模块5中的集成电阻器(图1中未示出)。栅极电阻器23可以被用于限制来自或去往将所述栅极电压24提供到控制电极131的栅极驱动器单元的电流流动，例如以调整在模块5的开关期间的电流斜率和/或电压斜率。
在另一实施例中，栅极驱动器单元可以被实现为电流源，其中电压被限制为控制电压25的值，例如在-25V...25V、-8V...20V的范围内或者在0...16V的范围内。栅极驱动器可以在功率半导体模块5的接通和/或关断期间提供去往和来自控制电极131的控制电流流动。控制电流可以被配置为通过在开关事件期间使电流变化来在模块5的开关期间对电流斜率和/或电压斜率进行构形。
例如，栅极电压幅度的第一子范围与一个或多个单芯片功率半导体器件1的导通状态相关联，并且栅极电压幅度的第二子范围与一个或多个单芯片功率半导体器件1的断开状态相关联，如典型地针对MOSFET和IGBT的情况那样。
在实施例中，单芯片功率半导体器件1的电导率取决于实际的控制电压25的幅度；典型地，该控制电压25的幅度越高，电导率越高，并且反之亦然。
因此，通过限制控制电压25的最大幅度，能够限制单芯片功率半导体器件1中的负载电流。
一个或多个单芯片功率半导体器件1中的至少之一包括与负载电流路径分离地集成在单芯片中的保护结构15。保护结构15包括多个pn结153(对照图2)的利用多个第一导电类型的第一半导体区151(对照图2)和多个第二导电类型的第二半导体区152(对照图2)的串联连接155。pn结153的串联连接155被以正向偏置连接在控制端子13和第一负载端子11之间。
如在上面指示的那样，进一步的可选的栅极电阻器(未图示)可以被布置在控制端子13和建立pn结153的串联连接155到控制端子13的电连接的连接之间。
如在图1中图示的那样，多个pn结153的串联连接155(其因此可以是以正向偏置连接在控制端子13和第一负载端子11之间的对应的多个二极管的串联连接)经受施加在控制端子13和第一负载端子11之间的控制电压25。
在实施例中，保护结构15被热耦合到负载电流路径。例如保护结构15和半导体本体10中的负载电流路径之间的热阻和热容定义不大于1μs的热时间常数。例如，热阻在几百K/W(例如相对于100μm2的面积)的范围内，并且热容在数倍于10-11J/K(例如也相对于100μm2的面积)的范围内，产生低于1μs(例如低于0.5μs或者甚至低于0.3μs)的热常数。
在实施例中，保护结构15被配置为通过使至少一个控制电极131放电来将控制端子13和第一负载端子11之间的控制电压25限制为与pn结153的取决于温度的内建电压的总和对应的值。根据实施例，由于pn结153的串联连接155被以正向偏置连接在控制端子13和第一负载端子11之间，因此控制端子13和第一负载端子11之间的控制电压25不能大于pn结153的串联连接155的总的正向电压。
例如，pn结153的串联连接155的总的正向电压随着pn结153的串联连接155的温度增加而降低。例如，由于保护结构15被热耦合到负载电流路径，因此在其中观察到导致传导负载电流的半导体本体10的温度增加的非常高的负载电流和高电压的SC事件中，pn结153的串联连接155的温度也增加，产生pn结153的串联连接155的减小的总的正向电压。
也就是，根据实施例，pn结153由多个第一半导体区151和多个第二半导体区152形成，其中每个pn结153具有如下的内建电压：该内建电压具有负的温度系数。
例如，多个第一半导体区151和多个第二半导体区152中的每个基于多晶硅和多晶锗中的至少之一。在这种情形下，多晶还可以包括非晶材料和微晶材料。可以使用确保每个pn结153具有如下的内建电压的其它材料：所述内建电压具有负的温度系数。例如，在一个实施例中，多个第一半导体区151和多个第二半导体区152中的每个基于SiC。
在实施例中，pn结153的总的数量达到至少三个。可以基于单芯片功率半导体器件1的控制特性来选取实际实现的pn结153的数量。例如，在具有在4...7V的范围内的阈值电压的MOSFET/IGBT的情况下，可能合期望的是将控制电压25限制于近似为10到20V，产生例如在20到40个pn结153的范围内的更高数量的pn结153(例如，每个pn结具有在室温下的大约0.7V的相应的内建电压以及在由SC事件引起的高温度下的例如0.1V的对应地降低的内建电压)。例如，在呈现更低的阈值电压(例如1...3V)的MOSFET或IGBT的情况下，可能合期望的是将控制电压25限制于仅几伏特的显著更低的值。
在此不仅提出了单芯片功率半导体器件1(已经在上面描述了单芯片功率半导体器件的一些实施例)和包括许多个集成的单芯片功率半导体器件的功率半导体模块5(已经在上面描述了功率半导体模块的一些实施例)，而且还提出了生产这样的单芯片功率半导体器件1的方法。
根据实施例，提出了一种形成单芯片功率半导体器件的方法。单芯片功率半导体器件包括：第一负载端子；第二负载端子；半导体本体，其被集成在单个芯片中并且耦合到第一负载端子和第二负载端子，并且被配置为传导沿着所述端子之间的负载电流路径的负载电流；控制端子和电连接到控制端子的至少一个控制电极，其中至少一个控制电极与半导体本体电绝缘并且被配置为基于控制端子和第一负载端子之间的控制电压来控制负载电流。方法包括形成保护结构，保护结构被与负载电流路径分离地集成在单芯片中并且包括多个pn结的利用多个第一导电类型的第一半导体区和多个第二导电类型的第二半导体区的串联连接。pn结的串联连接被以正向偏置连接在控制端子和第一负载端子之间。
该方法的示例性实施例对应于在上面描述的单芯片功率半导体器件1的实施例。
现在将关于图2至图7B描述进一步的示例性特征，其中这些特征类似地适用于单芯片功率半导体器件1、功率半导体模块和处理单芯片功率半导体器件的方法中的每个。
图4图示单芯片功率半导体器件1的实施例的水平投影。单芯片功率半导体器件1包括：有源单元区1-2，其具有集成在半导体本体10中并且被配置用于传导负载电流的一个或多个功率单元1-1(对照图5至图7B)；边缘终止区1-3，其围绕有源单元区1-2并且是以芯片边缘1-4终止的。
如在此使用的那样，术语“边缘终止区”和“有源区”这两者都与本领域技术人员在功率半导体器件的上下文中典型地与之相关联的相应的技术含义关联。也就是，有源区1-2主要被配置用于负载电流传导目的和(如果适用的话)开关目的，而边缘终止区1-3主要实现关于可靠的阻断能力、对电场的适当引导的功能，有时还实现电荷载流子泄放功能和/或关于有源区1-2的保护和适当终止的进一步的功能。
还参照图5至图7B，半导体本体10可以具有前侧110和背侧120。前侧110和背侧120可以在竖向上终止半导体本体10。因此，半导体本体10的厚度被限定为在前侧110和背侧120之间沿着竖向方向Z的距离。在横向方向上，半导体本体10可以是以芯片边缘1-4终止的。更进一步地，前侧110和背侧120这两者可以沿着第一横向方向X和第二横向方向Y这两者在横向上延伸。例如，前侧110和背侧120这两者可以形成半导体本体10的相应的水平表面，半导体本体10的厚度可以是在有源区1-2中(例如在有源区1-2的中心1-20处测量的)沿着竖向方向Z的在前侧110和背侧120之间的距离。
例如，控制端子13和第一负载端子11这两者都在半导体本体前侧110处，并且第二负载端子12在半导体本体背侧120处。半导体本体10被配置用于例如如果在第二负载端子12处的电势大于第一负载端子11处的电势并且器件处于接通状态则传导在第一负载端子11和第二负载端子12之间的负载电流。
例如，第一负载端子11包括前侧金属化和/或第二负载端子12包括背侧金属化。例如，第一负载端子11是源极(发射极)端子并且第二负载端子12是漏极(集电极)端子。在前侧110处，半导体本体10可以与前侧金属化相接。在背侧120处，半导体本体10可以与背侧金属化相接。
在实施例中，第一负载端子11(例如所述前侧金属化)与有源区1-2在横向上重叠，也就是沿着第一横向方向X和/或第二横向方向Y和/或其组合重叠。应当注意，第一负载端子11可以与局部的接触相接，以便在前侧110处电接触半导体本体10。例如，如在图5至图7B中示例性地图示的那样，所述局部的接触可以是借助于穿透通过上绝缘层171以便接触功率单元1-1的台面部分的接触插塞111而建立的。
类似地，在实施例中，第二负载端子12(例如所述背侧金属化)与有源区1-2在横向上重叠，也就是沿着第一横向X和/或第二横向Y和/或其组合重叠。应当注意，第二负载端子12典型地未被结构化而是在半导体本体背侧120处均匀并且单片地形成，例如以便在背侧120处与半导体本体10建立在横向上均匀的接触(即连续的接触表面)。这样的均匀的结构也可以被实现在其中第二负载端子12与边缘终止区1-3在横向上重叠的区中。
例如，有源区1-2的横向边界近似地由(一个或多个)最外的功率单元1-1的横向边界限定。因此，有源区1-2的横向边界可以被限定在前侧110处。该横向边界可以是由(一个或多个)最外的源极区101限定的(对照下面的更详细的解释)。例如，用以使得能够传导负载电流的所有功能元件存在于单芯片功率半导体器件1的有源区1-2的竖向投影中，例如至少包括第一负载端子11(例如其前侧金属接触，例如接触插塞111中的一个或多个)、(一个或多个)源极区101、本体区102、漂移区100、发射极区108和第二负载端子12(例如其背侧金属)，如将在下面更详细地解释的那样。
在实施例中，边缘终止区1-3和有源区1-2可以是例如关于跨单芯片功率半导体器件1的中心的中心竖向轴而实质上彼此对称地布置的。
例如，第一负载端子11可以包括与有源区1-2在横向上重叠的源极焊盘结构115(例如形成或者相应地作为所述前侧金属化的一部分)。控制端子13可以包括控制焊盘结构135。源极焊盘结构115和控制焊盘结构135这两者都被布置在半导体本体10的前侧110上方。例如，焊盘结构115、135这两者都被配置为通过芯片外部的接触部件(诸如接合布线等)进行接触。
至少单芯片的上绝缘层171可以沿着竖向方向Z将源极焊盘结构115和控制焊盘结构135这两者与半导体本体10的前侧110分离，如还在图3中示意性地图示并且在图5至图7B中示出的那样。
如在图4中进一步图示的那样，控制焊盘结构135可以包括被通过间隙区1311与源极焊盘结构115分离的控制流道1351和控制指状物1352中的至少之一。如在图4中示出的那样，一个或多个控制流道邻近于边缘终止区1-3延伸，而控制指状物1352延伸通过有源区1-2的中心1-20。(一个或多个)控制流道1351和(一个或多个)控制指状物1352这两者都被配置为向有源单元区1-2中的多个功率单元1-1提供控制电压。(一个或多个)控制流道1351和(一个或多个)控制指状物1352这两者都可以与控制焊盘结构135的控制落着焊盘(landingpad)1353无缝地合并。
在实施例中，一个或多个控制流道1351以及一个或多个控制指状物1352中的至少之一在源极焊盘结构115的两个相邻的源极焊盘1151、1152之间延伸，如在图4中图示的那样。当然，源极焊盘1151与(一个或多个)控制流道1351/(一个或多个)控制指状物1352必须彼此电绝缘。为此原因，这些区被借助于所述(一个或多个)间隙区1311而在横向上彼此分离。因此，由于控制指状物1352可以例如延伸通过有源区1-2的中心1-20，因此所述(一个或多个)间隙区1311也可以邻近于有源区1-2的中心1-20。
有源区1-2的中心1-20典型地还靠近负载电流密度的最大值(其中，当然，这可以取决于有源区1-2中的功率单元1-1的密度的实际分布)。因此，有源区1-2的中心1-20典型地还靠近器件1的最大温度。
现在还参照图2，图2示意性地图示图4中利用虚线标识的部分400的水平投影，在实施例中，多个pn结153的利用多个第一半导体区151和多个第二半导体区152的串联连接155延伸到对应于间隙区1311的竖向投影的区中。所述对应于间隙区1311的竖向投影的区因此可以至少部分地位于如与芯片边缘1-4相比在横向上更靠近有源区1-2的中心1-20的中心部分中。保护结构15的这样的横向定位产生多个pn结153的串联连接155到负载电流路径的良好的热耦合。
在实施例中，第一保护结构接触插塞113从源极焊盘结构115(例如从第二源极焊盘1152)延伸通过上绝缘层171(对照图3和图5至图7B)，并且在源极焊盘结构115与至少一个第一半导体区151(例如仅与最后一个第一半导体区151)之间建立电连接。进一步地，第二保护结构接触插塞133从控制焊盘结构135(例如从所述控制指状物1352)延伸通过上绝缘层171，并且在控制焊盘结构135与至少一个第二半导体区152(例如仅与第一个第二半导体区151)之间建立电连接。最终存在的高掺杂的接触注入区在附图中未被分离地图示。
例如，如与将pn结153的串联连接155连接到控制端子13的电连接(即所述第二保护结构接触插塞133)相比，pn结153的至少一部分被定位为更靠近负载电流路径，例如有源单元区1-2(例如于是有源单元区1-2的中心1-20)。例如，与栅极指状物1352的相邻部分相比，pn结153的至少一部分被定位为更靠近负载电流路径，例如有源单元区1-2。
更进一步地，如在图2中示意性地图示的那样，根据实施例，保护结构15包括使由相应的第一半导体区151和相邻的第二半导体区152的对形成的np结156短路的多个短路元件154。短路元件154可以例如基于钨。短路元件154的其它可能的实现基于钛和钴中的一个或多个，或者相应地基于可选地与硅化物(诸如TiSi2、CoSi2等)组合的高掺杂的多晶硅插塞。
间隙区1311可以呈现沿着横向方向(诸如第一横向方向X)的几微米(例如在1μm至100μm的范围内(还对照图7B))的间隙宽度dx。第一半导体区151的至少一部分以及第二半导体区152的至少一部分可以延伸到与对应于间隙区1311的竖向投影的部分重叠的区中。在实施例中，半导体区151和第二半导体区152可以不与对应于控制焊盘结构135和源极焊盘结构115的竖向投影的区重叠，而是与其在横向上分别间隔开距离dx1、dx2，如在图2中图示的那样。在其它实施例中(对照图5至图7B)，可以存在重叠。
在实施例中，短路元件154不与对应于控制焊盘结构135和源极焊盘结构115的竖向投影的区重叠，而是与其在横向上间隔开。
例如，在实施例中，第一半导体区151和第二半导体区152的每个具有达到至少间隙宽度dx的横向延伸(例如沿着第一横向方向X)。因此，第一半导体区151和第二半导体区152的每个的横向延伸可以达到几微米，例如所述横向延伸在1μm至100μm的范围内。
在实施例中，保护结构15包括两个或更多个串联连接155，每个串联连接具有利用多个第一半导体区151和多个第二半导体区152的相应的多个pn结153，串联连接155被彼此并联连接，如在图2中图示的那样。各个pn结153和/或各个短路元件154的各个横截面越大，在一定的值的控制电压25下通过单个串联连接155的电流越大。典型地，越是多提供并联连接的串联连接155，控制电极131的放电将越是快地发生。
关于保护结构15的竖向位置，附加地参照概念图3。例如，至少单芯片的上绝缘层171沿着竖向方向Z将源极焊盘结构115和控制焊盘结构135这两者与半导体本体10的前侧110分离。如在上面解释的那样，保护结构15被集成在单芯片中，但是与负载电流路径分离地布置。例如，至少下绝缘层172将多个pn结153的利用多个第一半导体区151和多个第二半导体区152的串联连接155与半导体本体10隔离。
在实施例中，源极焊盘结构115和控制焊盘结构135这两者都被布置在上绝缘层171上方。更进一步地，多个pn结153的利用多个第一半导体区151和多个第二半导体区152的串联连接155被至少部分地布置在上绝缘层171下方。此外，多个pn结153的利用多个第一半导体区151和多个第二半导体区152的串联连接155被完全布置在下绝缘层172上方。更进一步地，如与下绝缘层172相比，功率单元1-1可以沿着竖向方向Z延伸得更远。
下绝缘层172的在材料和尺寸方面的配置可以影响存在于多个pn结153的串联连接155和负载电流路径之间的热阻和热容。
图5示意性地并且示例性地图示根据一些实施例的单芯片功率半导体器件1的竖向横截面的区段。首先，将简要解释具有多个功率单元1-1的有源单元区1-2的配置：
单芯片功率半导体器件1包括形成在半导体本体10中的第一导电类型的漂移区100。第二导电类型的本体区102被形成在半导体本体10的台面部分中，本体区102的至少部分被电连接到第一负载端子11，例如电连接到源极焊盘结构115。本体区102对于第一导电类型的台面部分17的子区段形成pn结。所述台面部分17的子区段可以被填充有漂移区100或更高掺杂的第一导电类型的区的部分。
本体区102可以被例如借助于接触插塞111而布置成与第一负载端子11电接触。在每个功率单元1-1中，可以更进一步地提供至少一个第一导电类型的源极区101，其被例如也借助于接触插塞111而布置成与第一负载端子11电接触。半导体本体10的主要部分被形成为第一导电类型的漂移区100，其可以与本体区102相接并且与其形成pn结。本体区102将源极区101与漂移区100隔离开。
进一步沿着竖向方向Z，漂移区100可以与第一导电类型的场停止层107相接，并且场停止层107可以与被耦合到第二负载端子12的发射极区108相接。取决于器件配置，发射极区108可以是第一导电类型的(例如在MOSFET配置的情况下)或者是第二导电类型的(例如在IGBT配置的情况下)，或者可以包括第一导电类型的区和第二导电类型的区这两者(例如在RC IGBT配置的情况下)。
在接收到例如由未图示的栅极驱动器单元提供的对应的控制电压时，每个控制电极131可以在本体区102的与相应的控制电极131相邻的区段中感应出反型沟道。因此，许多个功率单元1-1中的每个可以被配置用于传导在第一负载端子11和第二负载端子12之间的负载电流的至少一部分。
控制电极131可以被布置在沟槽14中并且被通过相应的沟槽绝缘体142与半导体本体10绝缘。沟槽14可以呈现条带配置或针状配置。由沟槽横向地界定的半导体本体部分在此被称为台面部分。并非每个台面部分必须包括源极区101(或电连接到第一负载端子11的源极区101)以及/或者并非每个台面部分必须被借助于对应的接触插塞111电连接到第一负载端子，并且更进一步地，并非每个沟槽14必须包括控制电极131，而是可以包括连接到另外的电势或被电浮置的沟槽电极141，使得可以针对功率单元1-1设计各种单元配置，即沟槽台面图案。然而，功率单元1-1的实际配置并非对于在此描述的保护结构15的功能而言是相关的。
相反，上面描述的MOS控制的功率单元1-1的基本配置是如本领域技术人员已知那样的，并且本说明书在本领域技术人员典型地与之相关联的技术含义的范围内采用术语“MOS控制的功率单元”。
在实施例中，单个单元功率半导体器件1进一步包括第二导电类型的并且与第一负载端子11电连接的阱区109，其中阱区109在保护结构15下方延伸并且延伸到半导体本体10的所述与间隙区1311的竖向投影对应的部分中。例如，阱区109是借助于一个或多个接触插塞111电接触的，并且因此被电连接到第一负载端子11。阱区109可以从所述与间隙区1311的竖向投影对应的部分朝向功率单元1-1延伸，但是可以借助于至少一个沟槽14与功率单元1-1在横向上分离。
在实施例中，保护结构15被布置在上绝缘层171和下绝缘层172之间。下绝缘层172可以与阱区109相接。因此，被电连接到第一负载端子11(其通常被连接到固定的电势，诸如地)的阱区109可以通过减少对变化的电势(诸如第二负载端子12的电势)的电容耦合来实现电屏蔽功能。
借助于材料和/或尺寸(例如下绝缘层172的厚度)，可以影响保护结构15和负载电流路径之间的热耦合的热时间常数。例如，下绝缘层172的更大的厚度由于增加的热阻和热容而产生更大的热时间常数(对照图5、图7A)，并且下绝缘层172的更低的厚度由于减小的热阻和热容而产生更低的热时间常数(对照图6A至图6B、图7B)。
将控制焊盘结构135和源极焊盘结构115这两者与半导体本体10的前侧110分离开的上绝缘层171可以包括第一子层1711(例如中间氧化物层)和在其下方的第二子层1712(例如沉积的二氧化硅层)。接触插塞111穿透上绝缘层171以将台面部分与第一负载端子11电连接。例如，在上绝缘层171的顶部上提供第一导电层117和第二导电层137，并且在第一导电层117的顶部上布置源极焊盘结构115(例如与其接触)，而将控制焊盘结构135布置在第二导电层137的顶部上(例如与其接触)。接触插塞111可以从第一导电层117沿着竖向方向Z延伸通过上绝缘层171，并且可以由与第一导电层117相同的材料制成，该材料可以是例如钨(例如连同Ti和/或TiN一起)。
与接触插塞111类似，将pn结153的串联连接155相应地电连接到源极焊盘结构115/控制焊盘结构135的第一保护结构接触插塞113和第二保护结构接触插塞133这两者可以从第一导电层117(或者相应地从第二导电层137)沿着竖向方向Z延伸通过上绝缘层171，并且可以由与第一导电层117相同的材料或者相应地与第二导电层137相同的材料制成。例如，第一保护结构接触插塞113和第二保护结构接触插塞133这两者沿着竖向方向Z延伸至少1μm，例如在350 nm至2300 nm的范围内。
在实施例中，接触插塞111(其将功率单元1-1的源极区101与第一负载端子11电连接)以及第一保护结构接触插塞113和第二保护结构接触插塞133的至少之一这两者呈现至少500 nm、至少1μm或至少1.5μm的共同的竖向延伸范围。
更进一步地，在实施例中，接触插塞111(其将功率单元1-1的源极区101与第一负载端子11电连接)以及第一保护结构接触插塞113和第二保护结构接触插塞133的至少之一这两者由相同的材料制成，该材料可以是例如铝Al、铜Cu或者铝或铜的合金，例如AlSi、AlCu或AlSiCu。根据其它实施例，接触插塞111可以包含一个、两个、三个或更多个子层，每个子层作为主要成分包含镍Ni、钛Ti、银Ag、金Au、钨W、铂Pt、钽Ta和钯Pd中的至少之一。例如，子层可以包含金属氮化物或金属合金，金属合金包含Ni、Ti、Ag、Au、W、Pt、钴和/或Pd。
附加地或替换地，接触插塞111(其将功率单元1-1的源极区101与第一负载端子11电连接)以及多个短路元件154(其短路由相应的第一半导体区151和相邻的第二半导体区152的对形成的np结156)的至少之一这两者也呈现至少300 nm、至少600 nm或至少1μm的共同的竖向延伸范围。
更进一步地，在实施例中，接触插塞111(其将功率单元1-1的源极区101与第一负载端子11电连接)以及多个短路元件154(其短路由相应的第一半导体区151和相邻的第二半导体区152的对形成的np结156)的至少之一这两者由相同的材料制成，已经在上面标识了材料的示例。在实施例中，短路元件154和接触插塞111的材料可以是至少部分地通过使用相同的处理步骤来形成的。
在实施例中，短路元件154与接触插塞111相比具有更短的竖向延伸。这例如在图5至图7B中图示。
源极焊盘结构115和控制焊盘结构135这两者可以至少部分地被绝缘结构18覆盖，绝缘结构18可以包括第一子层181(例如薄电介质膜，诸如与焊盘结构135接触的氮化硅)以及在第一子层181上方的第二子层182(例如相对厚的酰亚胺层)。绝缘结构18可以形成最外绝缘结构并且用作为用于半导体器件的钝化结构。
根据在图5中示意性地图示的实施例，保护结构15被布置在上绝缘层171的第一子层1711下方以及在第二子层1712下方。下绝缘层172可以是例如所谓的场氧化物，例如具有在10 nm至500 nm的范围内的厚度。所述下绝缘层172可以与阱区109相接。
在图6A至图B中图示的变型中，保护结构15被布置在上绝缘层171的第一子层1711内并且在第二子层1712上方。下绝缘层172可以是例如所谓的栅极氧化物，例如具有在5 nm至200 nm的范围内的厚度。在该实施例中，下绝缘层172可以例如呈现与沟槽绝缘体142实质上相同的厚度。
如在图6A和图7A中示意性地图示的那样，多个短路元件154(其短路由相应的第一半导体区151和相邻的第二半导体区152的对形成的np结156)中的至少之一可以被布置在不与间隙区1311的竖向投影对应的部分中，例如以便与源极焊盘结构115和控制焊盘结构135的至少之一在横向上重叠。
如在图6B和图7B中示意性地图示的那样，多个短路元件154(其短路由相应的第一半导体区151和相邻的第二半导体区152的对形成的np结156)的每个被布置在与间隙区1311的竖向投影对应的部分中，例如以便不与源极焊盘结构115或控制焊盘结构135在横向上重叠。
当然，根据所描述的实施例，第一保护结构接触插塞113可以与源极焊盘结构115在横向上重叠，和/或第二保护结构接触插塞133可以与控制焊盘结构135在横向上重叠。
更进一步地，应当注意，与图5至图6B中的图示不同，在第二保护结构接触插塞133下方并且与控制焊盘结构135在横向上重叠的半导体部分可以完全是第二导电类型的半导体区，使得可以省略图示的第一短路元件154(“第一”指代沿着结构15的从第二保护结构接触插塞133朝向第一保护结构接触插塞113的延伸方向的第一个短路元件)，因为沿着所述方向的第一结将是pn结而不是np结。
上面描述的实施例包括以下认识：
例如，与晶闸管相比，IGBT和MOSFET具有如下的有利的功能：短路(SC)事件中的电流进入饱和，这给出用以在器件被热损坏之前的几微秒内关断器件的机会。随着器件朝着低传导损耗的发展，单元密度和跨导增加，这导致在短路模式下的更高的电流密度和更短的可允许的短路时间。在一些产品中，由于损耗优化的目的，短路时间未被限定。然而，在一些其它应用中，5至10μs的短路时间是合期望的。短路能力的限定导致增加的功率损耗和应用付出。
根据已知的原理，短路事件可以是通过使用电流和/或电压测量而在外部检测的，然而，这可能太慢并且在应用中要求附加的付出。例如，为了限制短路电流和耗散的能量，最大允许的栅极(即控制)电压可能始终被限制，导致增加的接通和导通状态损耗。更进一步地，MOS控制头的沟道宽度可能受限制而具有相同的负面影响。
根据在此描述的一个或多个实施例，提出了通过在极高的结温度下自动地限制控制电压来在短路事件中保护器件。保护结构可以被直接集成在有源单元场区旁边以及在主器件的表面钝化下方，并且连接主器件的栅极和发射极。保护结构可以感测短路模式下的高温并且通过降低控制电压来限制短路电流。保护结构可以使用单片集成的多晶硅二极管。如与外部电流和/或电压测量方法相比，这样的二极管的电热响应更快得多，这在损耗优化中对芯片设计给出更多的自由度。另一方面，集成二极管不依赖于外部传感器，这增加了保护功能的可靠性。
例如，根据在此描述的一个或多个实施例，保护结构的功能利用了在短路期间功率器件(IGBT、MOSFET，基于Si或SiC)被快速地加热达到超过最大允许的工作结温度(例如175℃)的温度的事实。保护结构可以利用被串联连接并且被连接在功率器件的栅极和源极或发射极之间的足够多的集成的多晶硅二极管。
例如，可以以如下的方式选取多晶硅二极管的数量：它们的泄漏电流在最大允许的控制电压和最大允许的结温度下低于特定的限制。在短路期间进一步上升的结温度下，多晶硅二极管的内建电压将下降，导致增加的从栅极去往源极或发射极的电流流动以及栅极的放电，因此降低栅极源极电压和短路电流。例如，总共大约3至80个之间的pn结可以被串联连接以利用现今常见的工作控制电压(例如10...20V，或者还低于10V或低于5V)来提供功能。
例如，当在高电容性负载(诸如长线缆)上接通时，在用于接通处理的功率器件中也可能出现高的并且延长的电流峰值。常规的方法(诸如DESAT、di/dt测量等)典型地具有要在“正常的”电容性峰值电流和“真正的”短路电流之间进行辨别的问题。
根据在此描述的一个或多个实施例，通过基于保护结构延长在检测到可疑信号之后关断功率器件之前的响应时间来解决上面描述的辨别问题。于是，可以等待可疑信号是否自行消失。然而，这要求长的短路耐受时间，其不再与具有高功率密度的现代功率器件兼容。
根据在此描述的一个或多个实施例，这样的等待时间防止错误的触发和/或增加功率器件的使用的容易性并且增加功率电子应用的可用性。例如，在此描述的一个或多个实施例使用器件温度作为触发，并且仅在过大的电容性负载或短路的情况下保护结构将自动地触发，因此避免了功率器件的不健康工作。另一方面，功率器件和功率电子应用的可用性被扩展到功率器件的物理极限。
以上，对与功率半导体器件/模块和对应的处理方法相关的实施例进行了解释。
例如，这些半导体器件基于硅(Si)。因此，单晶半导体区或层(例如半导体本体10以及其区/区带(例如区等))可以是单晶Si区或Si层。在其它实施例中，可以采用多晶硅或非晶硅。
然而，应当理解，半导体本体10以及其区/区带可以由适合于制造半导体器件的任何半导体材料制成。举几个例子来说，这样的材料的示例包括但是不限制于：基本半导体材料(诸如硅(Si)或锗(Ge))；IV族化合物半导体材料(诸如碳化硅(SiC)或硅锗(SiGe))；二元、三元或四元的III-V族半导体材料(诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaPa)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或磷化铟镓砷(InGaAsP))；以及二元或三元的II-VI族半导体材料(诸如碲化镉(CdTe)和碲镉汞(HgCdTe))。前面提到的半导体材料也被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但是不限制于氮化铝镓(AlGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-碳化硅(SixC1-x)和硅-SiGe异质结半导体材料。对于功率半导体器件应用而言，目前主要使用Si、SiC、GaAs和GaN材料。
为了容易描述而使用诸如“下方”、“下部”、“下”、“上方”和“上”等的空间相对的术语来解释一个元素相对于第二元素的定位。这些术语意图涵盖相应的器件的除了与在各图中描绘的那些不同的不同定向之外的不同定向。进一步地，诸如“第一”、“第二”等的术语也被用于描述各种元件、区、区段等，并且也不意图进行限制。贯穿于描述，同样的术语指代同样的元素。
如在此使用的那样，术语“具有”、“包含”、“包括”、“包括有”和“呈现”等是开放式术语，其指示所声明的元素或特征的存在但是不排除附加的元素或特征。
在谨记上面的变化和应用的范围的情况下，应当理解，本发明不受前述的描述限制，也不受随附附图限制。相反，本发明仅受随后的权利要求及其法律等同物限制。
Claims (20)
1.一种单芯片功率半导体器件(1)，包括：
-第一负载端子(11)；
-第二负载端子(12)；
-半导体本体(10)，其被集成在单芯片中并且耦合到第一负载端子(11)和第二负载端子(12)，并且被配置为传导沿着所述端子(11，12)之间的负载电流路径的负载电流；
-控制端子(13)和电连接到控制端子(13)的至少一个控制电极(131)，其中所述至少一个控制电极(131)与半导体本体(10)电绝缘并且被配置为基于控制端子(13)和第一负载端子(11)之间的控制电压(25)来控制负载电流；
-保护结构(15)，其与负载电流路径分离地集成在单芯片中，并且包括多个pn结(153)的利用多个第一导电类型的第一半导体区(151)和多个第二导电类型的第二半导体区(152)的串联连接(155)，其中：
○ pn结(153)的串联连接(155)被以正向偏置连接在控制端子(13)和第一负载端子(11)之间。
2.根据权利要求1所述的单芯片功率半导体器件(1)，其中，所述多个第一半导体区(151)和所述多个第二半导体区(152)中的每个基于多晶硅和多晶锗中的至少之一。
3.根据权利要求1或2所述的单芯片功率半导体器件(1)，其中，pn结(153)是通过所述多个第一半导体区(151)和所述多个第二半导体区(152)形成的，并且其中每个pn结(153)具有如下的内建电压：该内建电压具有负的温度系数。
4.根据前述权利要求之一所述的单芯片功率半导体器件(1)，其中保护结构(15)被热耦合到负载电流路径。
5.根据前述权利要求之一所述的单芯片功率半导体器件(1)，其中保护结构(15)和半导体本体(10)中的负载电流路径之间的热阻和热容限定不大于1μs的热时间常数。
6.根据前述权利要求之一所述的单芯片功率半导体器件(1)，其中，pn结(153)的串联连接(155)的总的正向电压随着pn结(153)的串联连接(155)的温度增加而降低。
7.根据前述权利要求之一所述的单芯片功率半导体器件(1)，其中，保护结构(15)被配置为通过使所述至少一个控制电极(131)放电来将控制端子(13)和第一负载端子(11)之间的控制电压(25)限制于与pn结(153)的取决于温度的内建电压的总和对应的值。
8.根据前述权利要求之一所述的单芯片功率半导体器件(1)，进一步包括将所述多个pn结(153)的利用所述多个第一半导体区(151)和所述多个第二半导体区(152)的串联连接(155)与半导体本体(10)隔离的下绝缘层(172)。
9.根据前述权利要求之一所述的单芯片功率半导体器件(1)，进一步包括：有源单元区(1-2)，其具有被集成在半导体本体(10)中并且被配置用于传导负载电流的一个或多个功率单元(1-1)；边缘终止区(1-3)，其围绕有源单元区(1-2)并且是以芯片边缘(1-4)终止的，并且其中：
-第一负载端子(11)包括与有源区(1-2)在横向上重叠的源极焊盘结构(115)；
-控制端子(13)包括控制焊盘结构(135)，源极焊盘结构(115)和控制焊盘结构(135)这两者被布置在半导体本体(10)的前侧(110)上方；
-单芯片的至少上绝缘层(171)沿着竖向方向(Z)将源极焊盘结构(115)和控制焊盘结构(135)这两者与半导体本体(10)的前侧(110)分离。
10.根据权利要求9所述的单芯片功率半导体器件(1)，其中，所述多个pn结(153)的利用所述多个第一半导体区(151)和所述多个第二半导体区(152)的串联连接(155)被至少部分地布置在上绝缘层(171)下方。
11.根据权利要求10所述的单芯片功率半导体器件(1)，进一步包括：第一保护结构接触插塞(113)，其从源极焊盘结构(115)延伸通过上绝缘层(171)并且在源极焊盘结构(115)和至少一个第一半导体区(151)之间建立电连接；以及/或者进一步包括：第二保护结构接触插塞(133)，其从控制焊盘结构(135)延伸通过上绝缘层(171)并且在控制焊盘结构(135)和至少一个第二半导体区(152)之间建立电连接。
12.根据权利要求11所述的单芯片功率半导体器件(1)，其中，第一保护结构接触插塞(113)和第二保护结构接触插塞(133)这两者沿着竖向方向(Z)延伸至少1μm。
13.根据前述权利要求9至12之一所述的单芯片功率半导体器件(1)，其中，控制焊盘结构(135)包括被通过间隙区(1311)与源极焊盘结构(115)分离的控制流道(1351)和控制指状物(1352)中的至少之一，其中，所述多个pn结(153)的利用所述多个第一半导体区(151)和所述多个第二半导体区(152)的串联连接(155)延伸到与间隙区(1311)的竖向投影对应的区中。
14.根据权利要求13所述的单芯片功率半导体器件(1)，其中，控制流道(1351)和控制指状物(1352)中的至少之一在源极焊盘结构(115)的两个相邻的源极焊盘(1151，1152)之间延伸。
15.根据权利要求13或14所述的单芯片功率半导体器件(1)，进一步包括第二导电类型的并且与第一负载端子(11)电连接的阱区(109)，其中，阱区(109)在保护结构(15)下方延伸并且延伸到所述与间隙区(1311)的竖向投影对应的区中。
16.根据前述权利要求13至15之一所述的单芯片功率半导体器件(1)，其中，所述与间隙区(1311)的竖向投影对应的区至少部分地位于与芯片边缘(1-4)相比在横向上更靠近有源区(1-2)的中心(1-20)的中心部分中。
17.根据前述权利要求之一所述的单芯片功率半导体器件(1)，其中，与将pn结(153)的串联连接(155)连接到控制端子(13)的电连接相比，pn结(153)的至少一部分被定位为更靠近负载电流路径。
18.根据前述权利要求之一所述的单芯片功率半导体器件(1)，其中，保护结构(15)包括多个短路元件(154)，所述多个短路元件(154)短路由相应的第一半导体区(151)和相邻的第二半导体区(152)的对形成的np结(156)。
19.一种功率半导体模块(5)，所述功率半导体模块包括许多个集成的如前述权利要求之一所述的单芯片功率半导体器件(1)。
20.一种处理单芯片功率半导体器件(1)的方法，单芯片功率半导体器件(1)具有：
-第一负载端子(11)；
-第二负载端子(12)；
-半导体本体(10)，其被集成在单芯片中并且耦合到第一负载端子(11)和第二负载端子(12)，并且被配置为传导沿着所述端子(11，12)之间的负载电流路径的负载电流；
-控制端子(13)和电连接到控制端子(13)的至少一个控制电极(131)，其中所述至少一个控制电极(131)与半导体本体(10)电绝缘并且被配置为基于控制端子(13)和第一负载端子(11)之间的控制电压(25)来控制负载电流；
其中，所述方法包括形成保护结构(15)，保护结构(15)被与负载电流路径分离地集成在单芯片中并且包括多个pn结(153)的利用多个第一导电类型的第一半导体区(151)和多个第二导电类型的第二半导体区(152)的串联连接(155)，其中，pn结(153)的串联连接(155)被以正向偏置连接在控制端子(13)和第一负载端子(11)之间。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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