CN113066413A - 一种时钟数据恢复装置及方法 - Google Patents

Abstract

本发明公开了一种时钟数据恢复装置、方法及显示面板，所述装置包括：模拟前端模块、监测模块以及数据采样模块；该装置通过监测模块监测模拟前端模块的输出信号，并根据监测结果向数据采样模块发送控制信号；然后，数据采样模块根据控制信号在延迟时间内输出低电平，而延迟时间为上电时间与监测模块监测到差分信号的时间差。本发明能够保证源极驱动芯片正产启动工作，避免显示面板无法正常启动，出现黑屏。

Description

一种时钟数据恢复装置及方法

技术领域

本发明涉及显示技术领域，尤其涉及一种时钟数据恢复装置及方法。

背景技术

随着科技进步，目前液晶显示屏逐渐向大屏、全面屏方向发展。当全面屏显示面板组装为显示屏后，携带该显示屏的产品可能在不同的环境下进行工作，这对全面屏产品的稳定性提出了更高的要求。但是，目前全面屏产品还处于快速发展阶段，并未完全成熟，存在诸多问题有待解决。其中，问题之一为：显示面板启动时，有一定的概率出现黑屏现象，显示面板无法正常点亮。

发明内容

鉴于上述问题，本发明提出了一种时钟数据恢复装置及方法，能够保证显示面板的源极驱动芯片能够正产启动工作，避免显示面板无法正常启动，出现黑屏。

第一方面，本申请通过一实施例提供如下技术方案：

一种时钟数据恢复装置，包括：模拟前端模块、监测模块以及数据采样模块，所述模拟前端模块与所述监测模块连接，所述监测模块与所述数据采样模块连接；其中：

所述监测模块，用于监测所述模拟前端模块的输出信号，并根据监测结果向所述数据采样模块发送控制信号；所述数据采样模块，用于根据所述控制信号，在延迟时间内输出低电平；其中，所述延迟时间为上电时间与所述监测模块监测到所述差分信号的时间差。

可选的，所述数据采样模块包括：控制单元；

所述监测模块，具体用于在所述监测结果不为差分信号时，向所述数据采样模块发送第一控制信号；所述控制单元，用于根据所述第一控制信号控制所述数据采样模块输出低电平。

可选的，所述数据采样模块包括：控制单元；

所述监测模块，还用于在所述监测结果为所述差分信号时，向所述数据采样模块发送第二控制信号；所述控制单元，用于根据所述第二控制信号停止工作。

可选的，所述数据采样模块还包括：第一级反相器和第二级反相器；所述第一级反相器的输出端与所述第二级反相器的输入端连接，所述第二级反相器的输出端为数据采样模块的输出端，所述控制单元的输出端连接至所述第一级反相器和所述第二级反相器之间的连接节点；

所述控制单元，具体用于根据所述第一控制信号向第一目标节点输出高电平，以使所述第二级反相器输出低电平；所述第一目标节点为所述第一级反相器和所述第二级反相器之间的连接节点。

可选的，所述控制单元，包括：PMOS管，所述PMOS管的源极连接供电电源，所述PMOS管的漏极连接所述第一目标节点；所述PMOS管的栅极与所述监测模块的输出端连接。

可选的，所述数据采样模块还包括：第二级反相器，所述第二级反相器的输出端为数据采样模块的输出端；所述第二级反相器的输出端与所述控制单元的输出端连接；

所述控制单元，具体用于根据所述第一控制信号向第二目标节点输出低电平，以使所述第二级反相器输出低电平；所述第二目标节点为所述第二级反相器的输出端。

可选的，所述控制单元，包括：NMOS管，所述NMOS管的漏极连接所述第二级反相器的输出端，所述NMOS管的源极接地；所述NMOS管的栅极与所述监测模块的输出端连接。

可选的，所述监测模块，包括：接收器和双路比较器，所述接收器与所述双路比较器连接；

所述接收器，用于接收所述模拟前端模块的输出信号；所述双路比较器，用于判断所述输出信号是否为所述差分信号，获得监测结果；并基于所述监测结果向所述数据采样模块发送控制信号。

第二方面，基于同一发明构思，本申请通过一实施例提供如下技术方案：

一种时钟数据恢复方法，包括：

监测模块监测所述模拟前端模块输出的差分信号；所述监测模块根据监测结果向数据采样模块发送控制信号；所述数据采样模块根据所述控制信号，在延迟时间内输出低电平；其中，所述延迟时间为上电时间与所述监测模块监测到所述差分信号的时间差。

第三方面，基于同一发明构思，本申请通过一实施例提供如下技术方案：

一种显示面板，包括上述第一方面中任一项所述的时钟数据恢复装置。

本发明实施例中提供的一种时钟数据恢复装置、方法及显示面板，所述装置通过监测模块监测模拟前端模块的输出信号，并根据监测结果向数据采样模块发送控制信号；然后，数据采样模块根据控制信号在延迟时间内输出低电平，而延迟时间为上电时间与监测模块监测到差分信号的时间差。由于数据采样模块能够在延迟时间内输出低电平，从而消除了数据采样模块内漏电流的影响；避免了时钟恢复模块在延迟时间内出现工作异常的情况，从而在时钟恢复模块接收到差分信号之后能够正常的进行解析，使得源极驱动芯片能够正产启动工作，避免显示面板无法正常启动，出现黑屏。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1示出了本发明实施例中CDR(Clock Data Recovery，时钟数据恢复)模块的部分结构示意图；

图2示出了本发明实施例中时钟信号恢复模块的结构示意图；

图3示出了本发明实施例中数据采样模块第一种实现方式的电路结构示意图；

图4示出了本发明实施例中数据采样模块正常工作时的时序示意图；

图5示出了本发明实施例中CDR模块上电的时序示意图；

图6示出了本发明实施例中数据采样模块15工作异常时的时序示意图；

图7示出了本发明实施例中一种时钟数据恢复装置的结构示意图；

图8示出了本发明实施例中监测模块的一实现方式的电路结构示意图；

图9示出了本发明实施例中数据采样模块第二种实现方式的电路结构示意图；

图10示出了本发明实施例中数据采样模块16正常工作时的时序示意图；

图11示出了本发明实施例中数据采样模块第三种实现方式的电路结构示意图；

图12示出了本发明实施例中一种时钟数据恢复方法的流程图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

请参阅图1，显示面板的源极驱动芯片(Source Integrated Circuit，S-IC)中包含有CDR模块，CDR模块包含多个子模块，如：模拟前端模块11、时钟信号恢复模块13、数据采样模块15以及状态判断模块17等。

模拟前端模块11为模拟前端(Analog front-end，AFE)，用于接收TCON IC(TimingController Integrated Circuit，显示面板时序控制器)传输的CEDS(Clock EmbeddedDifferential Signal，时钟嵌入差分信号)信号，并对该CEDS进行信号处理，如信号放大、调制解调等，从而输出处理后的差分信号，为了便于表述本实施例中差分信号记为Din，该差分信号为数字信号。该差分信号输出给数据采样模块15以及时钟信号恢复模块13。

时钟信号恢复模块13，用于从模拟前端模块11输出的差分信号中恢复出第一时钟信号，即第一时钟信号，为了便于表述本实施例中第一时钟信号记为CK，当差分信号为14bit的高电平和14bit的低电平构成的28bit的信号时，第一时钟信号可表示为CK[0:27]。该第一时钟信号为从CEDS中的恢复得到的数据时钟信号。第一时钟信号输出给数据采样模块15以及状态判断模块17。具体的，时钟信号恢复模块13包括时钟发生器131、错误锁检测器133以及频率检测器135，如图2所示。频率检测器135用于接收差分信号和时钟发生器131产生的第一时钟信号，并产生控制电压反馈给时钟发生器131。错误锁检测器133用于接收差分信号和第二时钟信号，并产生上电复位信号输出给频率检测器135。为了便于表述本实施例中频率检测器135产生的控制电压记为V_ctrl，错误锁检测器133产生的上电复位信号记为POR_FD，如图2所示。

状态判断模块17，用于接收数据采样模块15恢复的数据信号以及时钟信号恢复模块13恢复的第一时钟信号。在状态判断模块17中包括计数单元，该计数单元用于接收第一时钟信号，并对第一时钟信号进行计数，同时根据计数结果产生第二时钟信号和第三时钟信号。第二时钟信号反馈给错误锁检测器133，第三时钟信号用于触发源极驱动芯片启动正常工作。为了便于表述，第二时钟信号记为LOCKi，该第二时钟信号为S-IC内部时钟表征信号；第三时钟信号记为LOCK_PAD，该第三时钟信号为S-IC之间级联时钟表征信号，如图1所示。

数据采样模块15，用于接收差分信号和第一时钟信号，并基于第一时钟信号对差分信号进行解析恢复得到数据信号。本实施例中数据信号记为D，对应的28bit信号可表示为D[0:27]。

请参阅图3，数据采样模块15中包含了第一级反相器151和第二级反相器152，第二级反相器152的输出端为数据采样模块15的输出端。第一级反相器151和第二级反相器152连接形成第一目标节点，即第一目标节点为第一级反相器151和第二级反相器152之间的连接节点。第一级反相器151包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；其中，第一晶体管、第二晶体管和第三晶体管为PMOS(Positive channel Metal Oxide Semiconductor，P型金属氧化物半导体场效应)管，第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管为NMOS(Negativechannel Metal Oxide Semiconductor，N型金属氧化物半导体场效应)管。

具体的，第一晶体管的源极连接供电电源，漏极连接第四晶体管的漏极以及第五晶体管的栅极；第四晶体管的栅极为差分信号的输入端，第四晶体管与第五晶体管的源极均连接至第七晶体管的漏极，第七晶体管的源极接地；第二晶体管的源极连接供电电源，第二晶体管的漏极连接第五晶体管的漏极、第三晶体管的栅极以及第八晶体管的栅极；第三晶体管的源极连接供电电源，第三晶体管的漏极连接第六晶体管的漏极，第六晶体管的源极连接第八晶体管的漏极，第八晶体管的漏极接地；第三晶体管的漏极与第六晶体管的漏极之间的连接点作为输出端，并与第二级反相器152的输入端连接。第一晶体管、第二晶体管、第五晶体管以及第六晶体管的栅极均为第一时钟信号的输入端。

第二级反相器152包括第九晶体管和第十晶体管。第九晶体管的源极连接供电电源，第九晶体管的栅极与第十晶体管的栅极连接，并且连接节点作为第二级反相器152的输入端，即第一目标节点。第十晶体管的源极接地，第十晶体管的漏极和第九晶体管的漏极连接形成第二目标节点，第二目标节点为第二级反相器152的输出端。

进一步的，若在S-IC正常工作，其工作流程如下：

模拟前端模块11，对接收到的CEDS进行处理得到差分信号Din。时钟信号恢复模块13对差分信号Din进行解析，得到出差分信号Din中的第一时钟信号CK。然后，上升沿触发数据采样模块15开始工作。数据采样模块15的工作原理如下，以CK[0]为例进行说明：

请继续参阅图3，当CK[0]为低电平，即CK[0]＝L时，第一晶体管MP0、第二晶体管MP1打开，第七晶体管MN1、第六晶体管MN4关闭；第五晶体管MN2的栅极连接端节点N2为高电平，即N2＝H，第五晶体管MN2的漏极连接端节点Di为高电平，即节点Di＝H；此时，第五晶体管MN2打开，节点N1＝Di＝H，第三晶体管MP2关闭，第八晶体管MN3打开，第一级反相器151的输出端，即第一目标节点Db处于无输出状态，此时无论Din为什么状态，输出的数据信号D[0]保持上一状态。需要说明的是，本实施例中“H”即high，表示高电平；“L”即low，表示低电平。

当CK[0]为高电平，Din为低电平，即CK[0]＝H，Din＝L时，第一晶体管MP0、第二晶体管MP1关闭，第四晶体管MN0关闭，第七晶体管MN1打开，节点N1＝L，节点N2为无输出状态，保持上一状态，为高电平。此时，第五晶体管MN2打开，节点Di＝L，第三晶体管MP2打开，第八晶体管MN3关闭，第六晶体管MN4打开，第一目标节点Db＝H，第九晶体管MP3关闭，第十晶体管MN5打开，输出的数据信号D[0]＝L＝Din；同样的，当CK[0]＝H，Din＝H时，可确定输出数据D[0]＝H＝Din。因此，当数据采样模块15正常工作时，其时序如图4所示。

但是，研发人员发现搭载该类源极驱动芯片的显示面板在在较高温度下会出现开机黑屏现象，尤其是在45℃高温启动时；在降低温度后开机黑屏现象有所改善。经研发人员通过反复测试、实验、分析和论证后发现在全面屏产品中由于显示面板的De-Mura(光学检测补偿方法)功能，以及Flash存储器(Flash EEPROM Memory)在与面板横向连接的PCB(Printed Circuit Board，印制电路板)板上等原因，会导致源极驱动芯片(SourceIntegrated Circuit，S-IC)的上电时间早于TCON IC产生的CEDS。也即在一定的延迟时间内CDR模块将无法接收到CEDS，该延迟时间即为上电时间与模拟前端模块11解析出差分信号的时间。

在延迟时间内，由于未接收到差分信号Din；时钟信号恢复模块将无法产生第一时钟信号CK，将默认第一时钟信号CK为低电平。此时，数据采样模块15中的第一目标节点Db将长时间处于无输出状态，由于第三晶体管MP2、第六晶体管MN4会不可避免的出现漏电流情况，当第三晶体管与第一目标节点Db之间的电流I_DN大于第六晶体管MN4与节点Db之间的电流I_UP时，如图3所示，第一目标节点Db的电压会被拉低，第六晶体管MP3打开，第十晶体管MN5管关闭，输出的数据信号D被强制置高。

请参阅图5，图5示出了CDR模块的上电时序。从图5中可以看出，在上电复位后，CEDS将在延迟时间t_LATENCY后产生。即使差分信号Din正常接收后，数据采样模块15中各个节点的时序也将如图6所示，其中，第一时钟信号CK[0]将持续为低电平，节点Di将持续为高电平，第一目标节点Db将持续为低电平，输出的数据信号D[0]持续为高电平。

数据信号D[0]被强制置高后，导致状态判断模块17输出的第二时钟信号LOCKi也被置高；状态判断模块17未接收到第一时钟信号CK，输出的第三时钟信号LOCK_PAD将保持为低电平。且在时钟信号恢复模块13中，错误锁检测器133需要在第二时钟信号LOCKi＝L时工作，用于初始化频率检测器135；当第二时钟信号LOCKi长时间持续为高电平，错误锁检测器133将无法正常工作，频率检测器135产生的控制信号V_CTRL也始终为低电平，时钟发生器131从差分信号Din中恢复出第一时钟信号CK。由于未接收到第一时钟信号CK，第三时钟信号LOCK_PAD将持续为低电平。此时，即使后续差分信号Din正常输入，时钟信号恢复模块13也将无法生成第一时钟信号CK，第三时钟信号将LOCK_PAD被锁死为低电平，S-IC无法正常启动工作，导致显示面板无法启动出现黑屏问题。

请参阅图7，针对上述源极驱动芯片无法正确启动工作的问题，本发明改进后在一实施例中提供了一种时钟数据恢复装置100，该时钟数据恢复装置100可应用于源极驱动芯片中。该时钟数据恢复装置100，包括：模拟前端模块11、监测模块12、数据采样模块16、时钟信号恢复模块13以及状态判断模块17。

模拟前端模块11、数据采样模块16、时钟信号恢复模块13以及状态判断模块17的功能作用可参照前述说明，不再赘述。

监测模块12，用于监测模拟前端模块11输出的差分信号，并根据监测结果向数据采样模块16发送控制信号，在图7中控制信号记为CDS。具体的，监测模块12在监测结果不为差分信号时，向数据采样模块16发送第一控制信号；此时，由于第一控制信号的控制，数据采样模块16将在延迟时间内持续输出低电平。避免了采样模块在上电之后且接收到差分信号之前，第二时钟信号被置高，确保时钟信号恢复模块13以及状态判断模块17能够正确启动工作。数据采样模块16持续输出低电平的时间为上电时间与监测模块12监测到所述差分信号的时间差。监测模块12在监测结果为差分信号时，向数据采样模块16发送第二控制信号；此时，采样模块将按照原有的工作逻辑进行工作。

监测模块12功能作用可采用现有的差分检测电路进行实现，也可通过外挂具有差分信号检测功能的微处理器进行实现。

请参阅图8，本实施例给出如图8所示的差分检测电路以实现监测模块12的功能及作用，在该差分检测电路中包括接收器U1和双路比较器U2。接收器U1可为RS-485接收器，如型号为MAX3280的接收器。该接收器用于接收信号，当接收到信号或未接收到信号，接收器U1均会将输出一对应的电压信号，然后通过滤波等处理后将该信号传输给双路比较器U2。双路比较器U2可为双路开漏型比较器，如型号为MAX992的双路开漏型比较器。双路比较器中包含第一运算放大器和第二运算放大器，第一运算放大器的反向输入端和第二运算放大器的正向输入端均与接收器的输出端连接。第一运算放大器的正向输入端和第二运算放大器的反向输入端通过第一电阻连接，第一运算放大器的正向输入端通过第二电阻接供电电源，第二运算放大器的反向输入端通过第三电阻接地；通过第一电阻R1、第二电阻R2和第三电阻R3可对差分信号的检测阈值进行调整设定。通过上述的差分检测电路可实现对差分信号进行识别，从而在信号经过双路比较器U2后输出高电平或低电平。

进一步的，本实施例在数据采样模块16中增加控制单元。控制单元用于根据第一控制信号在延迟时间内控制数据采样模块16输出低电平，或用于根据第二控制信号停止工作。在本实施例中提供如下的两种实现方式：

其一，请参阅图9，控制单元154的输出端连接至第一级反相器151和第二级反相器152之间的第一目标节点。控制单元154，具体用于根据第一控制信号在延迟时间内向第一目标节点输出高电平，以使第二级反相器152输出低电平。控制单元154包括：PMOS管，该PMOS管的源极连接供电电源，PMOS管的漏极连接第一级反相器151和第二级反相器152之间的连接节点。PMOS管的栅极与监测模块12连接，并用于接收第一控制信号或第二控制信号。该情况下，监测模块12未检测到差分信号时，产生的第一控制信号为低电平，该控制单元154接收到低电平信号后打开，将第一目标节点拉至为高电平；进而将第九晶体管关闭，第十晶体管打开，使第二级反相器152输出低电平。当监测模块12检测到差分信号之后，产生的第二控制信号为高电平，高电平使控制单元154关闭，数据采样模块16按照原有工作逻辑进行工作。按照该实现方式实现时，数据采样模块16的工作时序如图10所示。可以理解的是，当控制单元154由NMOS管组成时，监测模块12产生的第一控制信号为高电平，第二控制信号为低电平。

由于在延迟时间内数据采样模块16经过控制单元154的控制，在未接收到第一时钟信号前，数据采样模块16将持续输出低电平，消除了漏电流带来的影响。因此，在差分信号到来之前时钟信号恢复模块13以及状态判断模块17不出现异常，确保其正常工作。当数据采样模块16接收到差分信号之后，控制单元154会被关闭，不输出信号，使数据采样模块16正常工作。

其二，请参阅图11，控制单元156的输出端连接至第二目标节点，第二目标节点为第二级反相器152输出端。控制单元156具体用于根据第一控制信号在延迟时间内控制第二级反相器152输出端输出低电平。具体的，控制单元156包括：NMOS管，NMOS管的漏极连接第二级反相器152的输出端，NMOS管的源极接地；NMOS管的栅极连接监测模块12，并用于接收第一控制信号或第二控制信号。该情况下，监测模块12未检测到差分信号时，在延迟时间内产生的第一控制信号为高电平，控制单元156接收到高电平信号后打开，将第二目标节点拉至低电平，使第二级反相器152输出低电平。可以理解的是，当控制单元156由PMOS管组成时，监测模块12产生的第一控制信号为低电平，第二控制信号为高电平。通过上述方式，可对数据采样模块16的输出信号进行控制，使其在延迟时间内持续输出为低电平，可消除数据采样模块16中漏电流带来的影响；当数据采样模块16接收到差分信号之后，控制单元156会被关闭，使数据采样模块16正常工作。

通过控制单元156的控制保证在延迟时间内数据采样模块16持续输出低电平，使第二时钟信号持续置低。从而使时钟恢复模块的错误锁检测器133正常工作，频率检测器135也将初始化并输出高电平的控制电压，触发时钟发生器131正常工作。当接收到差分信号后，时钟恢复模块即可正确解析出第一时钟信号，S-IC可正常启动工作，避免显示面板无法正常启动，出现黑屏。

本实施例中提供的一种时钟数据恢复装置100，通过监测模块12监测模拟前端模块11的输出信号，并根据监测结果向所述数据采样模块16发送控制信号；然后，数据采样模块16根据控制信号在延迟时间内输出低电平，而延迟时间为上电时间与监测模块12监测到差分信号的时间差。由于数据采样模块16能够在延迟时间内输出低电平，从而消除了数据采样模块16内漏电流的影响；避免了时钟恢复模块在延迟时间内出现工作异常的情况，从而在时钟恢复模块接收到差分信号之后能够正常的进行解析，使得S-IC能够正产启动工作，避免显示面板无法正常启动，出现黑屏。

请参阅图12，基于同一发明构思，在本发明又一实施例中提供了一种时钟数据恢复方法。图xx示出了该时钟数据恢复方法的流程图。所述方法包括：

步骤S10：监测模块监测所述模拟前端模块输出的差分信号；

步骤S20：所述监测模块根据监测结果向数据采样模块发送控制信号；

步骤S30：所述数据采样模块根据所述控制信号，在延迟时间内输出低电平；其中，所述延迟时间为上电时间与所述监测模块监测到所述差分信号的时间差。

需要说明的是，本发明实施例所提供的时钟数据恢复方法，其具体实现及产生的技术效果与前述实施例相同，为简要描述，装置实施例部分未提及之处，可参考前述实施例中相应内容。

基于同一发明构思，本发明又一实施例还提供了一种显示面板，包括前述实施例中任一所述的时钟数据恢复装置。

需要说明的是，本发明实施例所提供的显示面板中，其具体实现及产生的技术效果和前述实施例相同，为简要描述，本实施例未提及之处可参考前述实施例中相应内容。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

本领域那些技术人员可以理解，可以对实施例中的装置中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个装置中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。

此外，本领域的技术人员能够理解，尽管在此的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。

应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的单词“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

Claims (10)

1.一种时钟数据恢复装置，其特征在于，包括：模拟前端模块、监测模块以及数据采样模块，所述模拟前端模块与所述监测模块连接，所述监测模块与所述数据采样模块连接；其中：

所述监测模块，用于监测所述模拟前端模块的输出信号，并根据监测结果向所述数据采样模块发送控制信号；

所述数据采样模块，用于根据所述控制信号，在延迟时间内输出低电平；其中，所述延迟时间为上电时间与所述监测模块监测到所述差分信号的时间差。

2.根据权利要求1所述的装置，其特征在于，所述数据采样模块包括：控制单元；

所述监测模块，具体用于在所述监测结果不为差分信号时，向所述数据采样模块发送第一控制信号；

所述控制单元，用于根据所述第一控制信号控制所述数据采样模块输出低电平。

3.根据权利要求2所述的装置，其特征在于，所述数据采样模块包括：控制单元；

所述监测模块，还用于在所述监测结果为所述差分信号时，向所述数据采样模块发送第二控制信号；

所述控制单元，用于根据所述第二控制信号停止工作。

4.根据权利要求2或3所述的装置，其特征在于，所述数据采样模块还包括：第一级反相器和第二级反相器；所述第一级反相器的输出端与所述第二级反相器的输入端连接，所述第二级反相器的输出端为数据采样模块的输出端，所述控制单元的输出端连接至所述第一级反相器和所述第二级反相器之间的连接节点；

所述控制单元，具体用于根据所述第一控制信号向第一目标节点输出高电平，以使所述第二级反相器输出低电平；所述第一目标节点为所述第一级反相器和所述第二级反相器之间的连接节点。

5.根据权利要求4所述的装置，其特征在于，所述控制单元，包括：PMOS管，所述PMOS管的源极连接供电电源，所述PMOS管的漏极连接所述第一目标节点；所述PMOS管的栅极与所述监测模块的输出端连接。

6.根据权利要求2或3所述的装置，其特征在于，所述数据采样模块还包括：第二级反相器，所述第二级反相器的输出端为数据采样模块的输出端；所述第二级反相器的输出端与所述控制单元的输出端连接；

所述控制单元，具体用于根据所述第一控制信号向第二目标节点输出低电平，以使所述第二级反相器输出低电平；所述第二目标节点为所述第二级反相器的输出端。

7.根据权利要求6所述的装置，其特征在于，所述控制单元，包括：NMOS管，所述NMOS管的漏极连接所述第二级反相器的输出端，所述NMOS管的源极接地；所述NMOS管的栅极与所述监测模块的输出端连接。

8.根据权利要求1所述的装置，其特征在于，所述监测模块，包括：接收器和双路比较器，所述接收器与所述双路比较器连接；

所述接收器，用于接收所述模拟前端模块的输出信号；

所述双路比较器，用于判断所述输出信号是否为所述差分信号，获得监测结果；并基于所述监测结果向所述数据采样模块发送控制信号。

9.一种时钟数据恢复方法，其特征在于，包括：

监测模块监测所述模拟前端模块输出的差分信号；

所述监测模块根据监测结果向数据采样模块发送控制信号；

所述数据采样模块根据所述控制信号，在延迟时间内输出低电平；其中，所述延迟时间为上电时间与所述监测模块监测到所述差分信号的时间差。

10.一种显示面板，其特征在于，包括权利要求1-8中任一项所述的时钟数据恢复装置。

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