CN113055022A - 并行软消除译码方法及相关装置 - Google Patents

Abstract

本申请实施例公开了一种并行软消除译码方法及相关装置，该方法包括：获取待译码序列，待译码序列的比特长度为N；根据N确定待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1；根据层级范围s到0对待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到待译码序列的信息比特方向的目标对数似然比LLR，信息比特方向为由高层级向低层级的LLR传递方向；根据信息比特方向的目标LLR进行译码得到译码结果。采用本申请实施例，能够满足软比特输出又能保证高译码性能需求。

Description

并行软消除译码方法及相关装置

技术领域

本申请涉及通信技术领域，尤其涉及一种并行软消除译码方法及相关装置。

背景技术

近年来，随着极化码(PolarCode)被列入无线通信5G标准，对Polar码的译码研究成为了通信方向的热点问题。目前主流的Polar码译码方法可按其译码输出分了两类，即Polar码硬比特译码和Polar码软比特译码。Polar码硬比特译码，是指译码器根据接收信号直接判决发送信息比特。而Polar码软比特译码，是指译码器根据接收信号计算发送信息的软比特值(如对数似然比Log-Likelihood-Ratio)。之后也可对得到的软比特值做最终硬判决以实现硬比特输出。因此，软比特译码较硬比特译码而言更灵活，具有更强的适应性。目前主要的Polar码硬比特译码方法有连续取消(SuccessiveCancellation，SC)译码，连续取消列表(SuccessiveCancellationList，SCL)译码以及带循环奇偶校验的列表式连续消除(CRC-AidedSuccessiveCancellationList，CA-SCL)译码等。而软比特译码方法主要有置信度传播(BeliefPropagation)译码和软比特消除(SoftCancellation，SCAN)译码。就译码性能而言，SC译码最差，BP译码和SCAN译码的性能接近，均略好于SC译码。SCL译码较前者有很大提升，加上CRC校验之后的CA-SCL可以使Polar码的性能比LDPC码和Turbo码更好。因此目前实际系统中主要采用SCL译码和CA-SCL译码。

但由于SCL译码和CA-SCL译码均为Polar硬比特译码，不能直接输出软比特值，这使得这两种方案在应用场景上具有一定的局限性。在一些特定的场景，需要使用Polar软比特译码才能匹配。在这种情况下，目前只能采用性能一般的BP译码或者SCAN译码才能到达软比特输出的目的。因此，如何设计一种既能够满足软比特输出又能保证高译码性能的译码方式是目前需要解决的技术问题。

发明内容

本申请实施例提供一种并行软消除译码方法及相关装置，能够满足软比特输出又能保证高译码性能需求。

第一方面，本申请实施例提供了一种并行软消除译码方法，包括：

获取待译码序列，所述待译码序列的比特长度为N，N为正整数；

根据N确定所述待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1，m为大于等于2的整数，s为大于m的整数；

根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到所述待译码序列的信息比特方向的目标对数似然比LLR，所述信息比特方向为由高层级向低层级的LLR传递方向；

根据所述信息比特方向的目标LLR进行译码得到译码结果。

第二方面，本申请提供了一种通信设备，该通信设备可包括多个功能模块或单元，用于相应的执行第一方面所提供的方法，或者第一方面可能的实施方式中的任意一种所提供的方法。

第三方面，本申请提供了一种通信设备，该用于执行第一方面描述的方法。所述通信设备可包括：存储器以及与所述存储器耦合的处理器、收发器，其中：所述收发器用于与其他通信设备(如终端或网络设备)通信。所述存储器用于存储第一方面描述的方法的实现代码，所述处理器用于执行所述存储器中存储的程序代码，即执行第一方面所提供的方法，或者第一方面可能的实施方式中的任意一种所提供的方法。

第四方面，提供了一种计算机可读存储介质，所述可读存储介质上存储有指令，当其在计算机上运行时，使得计算机执行上述第一方面描述的方法。

第五方面，提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述第一方面描述的方法。

第六方面，本申请提供了一种通信芯片，该通信芯片可包括：处理器，以及耦合于所述处理器的一个或多个接口。其中，所述处理器可用于从存储器中调用第一方面所提供的方法，或者第一方面可能的实施方式中的任意一种所提供的方法的实现程序，并执行该程序包含的指令。所述接口可用于输出所述处理器的处理结果。

通过实施本申请实施例，通信设备首先获取待译码序列，待译码序列的比特长度为N，N为正整数；其次，根据N确定待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1，m为大于等于2的整数，s为大于m的整数；再次，根据层级范围s到0对待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到待译码序列的信息比特方向的目标对数似然比LLR，信息比特方向为由高层级向低层级的LLR传递方向；最后，根据信息比特方向的目标LLR进行译码得到译码结果。可见，相对于现行串行软消除译码机制，通信设备能够在软消除译码机制中通过并行化译码处理以提高算法效率，从而即能够满足软比特输出又能保证高译码性能需求，有利于降低译码时延，提升译码吞吐。

附图说明

为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。

图1是本申请实施例提供的一种通信系统的结构示意图；

图2是本申请实施例提供的一种终端设备的结构示意图；

图3是本申请实施例提供的一种网络设备的结构示意图；

图4是本申请实施例提供的一种信道编码示意图；

图5是本申请实施例提供的码长N＝8的Polar码的Polar码的篱笆图；

图6是本申请实施例提供的一种“蝶形”拓扑的蝶形运算图；

图7是本申请实施例提供的一种蝶形运算图的软信息传递示意图；

图8是本申请实施例提供的一种译码二叉树；

图9是本申请实施例提供的一种另一种译码二叉树；

图10是本申请实施例提供的待译码序列的因子图与译码二叉树之间的对应关系示意图；

图11是本申请实施例提供的一种简化后的译码二叉树；

图12a是本申请实施例提供的一种并行软消除译码方法的流程示意图；

图12b是本申请实施例提供的一种并行化译码处理子块示意图；

图13是本申请实施例提供的一种快速软消除译码流程图；

图14是本申请实施例提供的一种多包共享竞争计算资源的结构示意图；

图15是本申请实施例提供的一种通信设备的功能单元组成框图；

图16是本申请实施例提供的又一种通信设备的结构示意图。

具体实施方式

下面结合本申请实施例中的附图对本申请实施例进行描述。

图1为本申请实施例提供的一种通信系统示意图。该通信系统100可以包括至少一个网络设备101(仅示出1个)以及与网络设备101连接的一个或多个终端设备102。网络设备101可以通过一个或多个天线来和终端设备102进行无线通信。各个网络设备101均可以为各自对应的覆盖范围104提供通信覆盖。网络设备101对应的覆盖范围104可以被划分为多个扇区(sector)，其中，一个扇区对应一部分覆盖范围(未示出)。

在本申请实施例中，网络设备101可以包括：基站收发台(BaseTransceiverStation)，无线收发器，一个基本服务集(BasicServiceSet，BSS)，一个扩展服务集(ExtendedServiceSet，ESS)，节点B(NodeB)，演进的节点B(evolvedNodeB，eNB或者eNodeB)，或下一代节点(next-generationNodeB，gNB)等等。通信系统100可以包括几种不同类型的网络设备101，例如宏基站(macrobasestation)、微基站(microbasestation)等。网络设备101还可以是小站，传输节点(TransmissionReferencePoint，TRP)等。网络设备101可以应用不同的无线技术，例如小区无线接入技术，或者WLAN无线接入技术。

在本申请实施例中，终端设备102是一种具有无线收发功能的设备可以部署在陆地上，包括室内或室外、手持、穿戴或车载；也可以部署在水面上(如轮船等)；还可以部署在空中(例如飞机、气球和卫星上等)。所述终端设备可以是手机(mobilephone)、平板电脑(Pad)、带无线收发功能的电脑、虚拟现实(VirtualReality，VR)终端设备、增强现实(AugmentedReality，AR)终端设备、工业控制(industrialcontrol)中的无线终端、无人驾驶(selfdriving)中的无线终端、远程医疗(remotemedical)中的无线终端、智能电网(smartgrid)中的无线终端、运输安全(transportationsafety)中的无线终端、智慧城市(smartcity)中的无线终端、智慧家庭(smarthome)中的无线终端等等。本申请的实施例对应用场景不做限定。终端设备有时也可以称为用户设备(UserEquipment，UE)、终端(terminal)、接入终端、UE单元、UE站、移动设备、移动站、移动台(mobilestation)、移动终端、移动客户端、移动单元(mobileunit)、远方站、远程终端设备、远程单元、无线单元、无线通信设备、用户代理或用户装置等。

需要说明的是，本申请实施例中的术语“系统”和“网络”可被互换使用。“多个”是指两个或两个以上，鉴于此，本申请实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。

参考图2，图2示出了本申请实施例提供的终端设备。如图2所示，终端设备200可包括：输入输出模块(包括音频输入输出模块218、按键输入模块216以及显示器220等)、用户接口202、一个或多个处理器204、发射器206、接收器208、耦合器210、天线214以及存储器212。这些部件可通过总线或者其它方式连接，图2以通过总线连接为例。其中：

天线214可用于将电磁能转换成自由空间中的电磁波，或者将自由空间中的电磁波转换成传输线中的电磁能。耦合器210用于将天线214接收到的移动通信信号分成多路，分配给多个的接收器208。

发射器206可用于对处理器204输出的信号进行发射处理。

接收器208可用于对天线214接收的移动通信信号进行接收处理。

在本申请实施例中，发射器206和接收器208可看作一个无线调制解调器。在终端设备200中，发射器206和接收器208的数量均可以是一个或者多个。

除了图2所示的发射器206和接收器208，终端设备200还可包括其他通信部件，例如GPS模块、蓝牙(Bluetooth)模块、无线高保真(WirelessFidelity，Wi-Fi)模块等。不限于上述表述的无线通信信号，终端设备200还可以支持其他无线通信信号，例如卫星信号、短波信号等等。不限于无线通信，终端设备200还可以配置有有线网络接口(如LAN接口)201来支持有线通信。

所述输入输出模块可用于实现终端设备200和用户/外部环境之间的交互，可主要包括音频输入输出模块218、按键输入模块216以及显示器220等。具体的，所述输入输出模块还可包括：摄像头、触摸屏以及传感器等等。其中，所述输入输出模块均通过用户接口202与处理器204进行通信。

存储器212可以和处理器204通过总线或者输入输出端口耦合，存储器212也可以与处理器204集成在一起。存储器212用于存储各种软件程序和/或多组指令。具体的，存储器212可包括高速随机存取的存储器，并且也可包括非易失性存储器，例如一个或多个磁盘存储设备、闪存设备或其他非易失性固态存储设备。存储器212可以存储操作系统(下述简称系统)，例如ANDROID，IOS，WINDOWS，或者LINUX等嵌入式操作系统。存储器212还可以存储网络通信程序，该网络通信程序可用于与一个或多个附加设备，一个或多个终端设备，一个或多个网络设备进行通信。存储器212还可以存储用户接口程序，该用户接口程序可以通过图形化的操作界面将应用程序的内容形象逼真的显示出来，并通过菜单、对话框以及按键等输入控件接收用户对应用程序的控制操作。

在本申请实施例中，存储器212可用于存储本申请的一个或多个实施例提供的并行软消除译码方法的实现程序。关于本申请的一个或多个实施例提供的并行软消除译码方法的实现，请参考后续实施例。

处理器204可用于读取和执行计算机可读指令。具体的，处理器204可用于调用存储于存储器212中的程序，例如本申请的一个或多个实施例提供的并行软消除译码方法在第一中转设备侧的实现程序，并执行该程序包含的指令以实现后续实施例涉及的方法。处理器204可支持：全球移动通信系统(GlobalSystemforMobileCommunication，GSM)(2G)通信、宽带码分多址(WidebandCodeDivisionMultipleAccess，WCDMA)(3G)通信，以及长期演进(LongTermEvolution，LTE)(4G)通信、以及5G通信等等中的一个或多个。可选地，当处理器204发送任何消息或数据时，其具体通过驱动或控制发射器206做所述发送。

可选地，当处理器204接收任何消息或数据时，其具体通过驱动或控制接收器208做所述接收。因此，处理器204可以被视为是执行发送或接收的控制中心，发射器206和接收器208是发送和接收操作的具体执行者。

可以理解的，终端设备200可以是图1示出的通信系统100中的终端设备102，可实施为用户设备(UserEquipment，UE)、终端(terminal)、接入终端、UE单元、UE站、移动设备、移动站、移动台(mobilestation)、移动终端等等。

需要说明的，图2所示的终端设备200仅仅是本申请实施例的一种实现方式，实际应用中，终端设备200还可以包括更多或更少的部件，这里不作限制。

参考图3，图3示出了本申请实施例提供的网络设备。如图3所示，网络设备300可包括：一个或多个处理器301、存储器302、网络接口303、发射器305、接收器306、耦合器307和天线308。这些部件可通过总线304或者其他方式连接，图3以通过总线连接为例。其中：

网络接口303可用于网络设备300与其他通信设备，例如其他网络设备，进行通信。具体的，网络接口303可以是有线接口。

发射器305可用于对处理器301输出的信号进行发射处理，例如信号调制。接收器306可用于对天线308接收的移动通信信号进行接收处理。例如信号解调。在本申请的一些实施例中，发射器305和接收器306可看作一个无线调制解调器。在网络设备300中，发射器305和接收器306的数量均可以是一个或者多个。天线308可用于将传输线中的电磁能转换成自由空间中的电磁波，或者将自由空间中的电磁波转换成传输线中的电磁能。耦合器307可用于将移动通信号分成多路，分配给多个的接收器306。

存储器302可以和处理器301通过总线304或者输入输出端口耦合，存储器302也可以与处理器301集成在一起。存储器302用于存储各种软件程序和/或多组指令。具体的，存储器302可包括高速随机存取的存储器，并且也可包括非易失性存储器，例如一个或多个磁盘存储设备、闪存设备或其他非易失性固态存储设备。存储器302可以存储操作系统(下述简称系统)，例如uCOS、VxWorks、RTLinux等嵌入式操作系统。存储器302还可以存储网络通信程序，该网络通信程序可用于与一个或多个附加设备，一个或多个终端设备，一个或多个网络设备进行通信。

处理器301可用于进行无线信道管理、实施呼叫和通信链路的建立和拆除，并为本控制区内的用户提供小区切换控制等。具体的，处理器301可包括：管理/通信模块(AdministrationModule/CommunicationModule，AM/CM)(用于话路交换和信息交换的中心)、基本模块(BasicModule，BM)(用于完成呼叫处理、信令处理、无线资源管理、无线链路的管理和电路维护功能)、码变换及子复用单元(TranscoderandSubMultiplexer，TCSM)(用于完成复用解复用及码变换功能)等等。

本申请实施例中，处理器301可用于读取和执行计算机可读指令。具体的，处理器301可用于调用存储于存储器302中的程序，例如本申请的一个或多个实施例提供的并行软消除译码方法的实现程序，并执行该程序包含的指令。

可以理解的，网络设备300可以是图1示出的通信系统100中的网络设备101，可实施为基站、无线收发器、一个基本服务集(BSS)、一个扩展服务集(ESS)、NodeB、eNodeB、gNB等等。

需要说明的是，图3所示的网络设备300仅仅是本申请实施例的一种实现方式，实际应用中，网络设备300还可以包括更多或更少的部件，这里不作限制。

需要说明的是，下述各实施例中所描述的接收装置可以为上述终端设备，发送装置可以为上述网络设备。或者，下述各实施例中所描述的接收装置可以为上述网络设备，发送装置可以为上述终端设备。

需要说明的是，图3所示的网络设备300仅仅是本申请实施例的一种实现方式，实际应用中，网络设备300还可以包括更多或更少的部件，这里不作限制。

需要说明的是，下述各实施例中所描述的接收装置可以为上述终端设备，发送装置可以为上述网络设备。或者，下述各实施例中所描述的接收装置可以为上述网络设备，发送装置可以为上述终端设备。

图4为通信链路中的信道编码示意图，发送装置将待发送信号(即信源)经过信源编码、信道编码得到编码信号再将编码信号进行速率匹配、数字调制，通过信道将编码信号发送出去。接收装置从信道接收信道输出信号进行数字解调、解速率匹配、信道解码和信源解码，最终还原信号(即信宿)。其中，待发送信号包括U1,U2…UN共N个比特，N为待发送信号的长度，或称码长。相应的，编码信号包括X1,X2…XN共N个比特。信道输出信号包括Y1,Y2…YN共N个比特。本申请中，待发送信号也可以称为编码前信号，编码信号即为编码后信号。待发送信号也可称为待发送序列或者待恢复序列，信道输出信号也可以称为接收序列或者待译码序列，编码信号也可称为编码序列。其中，编码前信号包括固定比特(Frozenbits)和信息比特(Informationbits)。Polar码的编码过程中，中的一部分比特用来携带信息，称为信息比特，这些比特的索引的集合可以记作另外的一部分比特置为收发端预先约定的固定值，称之为固定比特，其索引的集合可以用的补集表示。信息比特索引集合的选取方式本申请不进行限定。其中，信息比特中还可以包括各类校验比特。

极化码作为一种唯一获得理论证明可以渐进达到信道容量的编码方法，在广泛的工作区间(码长、码率、信噪比)都具有极佳的译码性能。

极化码的编码可由下式表示：

x＝u·F_n

其中u为n长二进制向量(信息比特)，F_n为Kronecker变换矩阵。其中

为2×2矩阵

的K积。通过该方法生成的编码，并通过逐比特消除(SC)译码方法，会产生极化现象。即u中的一部分比特于经过一个等效高可靠信道并以高概率被译对，剩下的比特经过一个等效低可靠信道并以低概率被译对。相应地，我们将高可靠信道用于信息传输，而将低可靠信道对应的比特置零(冻结)，不传输数据。在一些特定的场景，如级联Polar码的软译码迭代，多用户场景下的迭代译码干扰消除等，都需要使用Polar软比特译码才能匹配。在这种情况下，通常是采用性能一般的BP译码或者SCAN译码达到达软比特输出的目的。

主流Polar译码算法如逐次消除算法(Successive Cancellation，SC)，逐次消除列表算法(Successive Cancellation List，SCL)算法能够在短码时获得较好的性能，但只能提供二进制译码结果(硬比特输出)，无法提供译码比特的似然概率(软比特输出)。这样做的缺点是：无法作为子码参与各类级联码(如串行级联码、并行级联码、广义级联码)的组成；无法作为子模块参与各类先进接收机的大迭代接收算法(如与多输入多输出多输入多输出(Multi Input Multi Output，MIMO)，非正交多址接入NOMA等)并获得增益；对误比特率(Bit Error Rate，BER)(而不是误帧率(Block Error Rate，BLER))敏感的业务(数字语言、视频传输)的支持较差。同时，存在一种串行软消除(Soft Cancellation，SCAN)算法，避免对待译码比特进行硬判决，而是使用软判决，并使用软比特进行反馈，从而使得即便前序比特译错，不至于对后续比特的判决产生扩散性影响。软消除算法在少量次迭代时的BLER性能好于SC算法，但更重要的是，其可以提供软比特输出，且具有更优的BER性能。但由于软消除算法的串行译码顺序，其译码时延成为制约其应用的一个瓶颈。

下面介绍一下软比特译码算法，图5为码长N＝8的Polar码所对应的Polar码的篱笆图(又称为因子图、编译码图等)，极化码的编译码过程可由上图中的连接关系表示，其中节点的行号记为i，列号记为s，第i行s列节点记为(i,s)，最左侧节点(i,s)＝{(0,0),(1,0),(2,0),(4,0)}设置为冻结比特，将4位信息比特编码成8位编码后比特，在上述编码后，将编码后的n长码字(编码比特)经过调制后经过噪声信道。图6为图5中每一个“蝶形”拓扑的蝶形运算图，该蝶形运算图表示[u(i,s),u(i+2s,s)]·F＝[x(i,s+1),x(i+2s,s+1)]的编译码关系，其中u(i,s),u(i+2s,s)分别表示蝶形运算图左侧2个节点上的二进制值，x(i,s+1),x(i+2s,s+1)分别表示蝶形运算图右侧2个节点上的二进制值。图7为图6的蝶形运算图中的4个节点之间互相传递软信息，其传递关系及步骤如图所示。其中，向左侧(信息比特方向)传递的软消息用α表示，向右侧(码字比特方向)传递的软消息用β表示。一个蝶形运算中的软消息交换分4步进行，每个箭头都代表了1个比特的消息传递。在传统的SC译码中，往左的消息是软的(似然概率)，往右的消息是硬的(0/1判决)。在本申请实施例中，往左和往右的消息都是软的。

在软消除算法中，长码被递归地投影至短码，且译码顺序可以描绘为如图8所示的二叉树上的深度优先搜索，图中标号①②③④分别表示软消息传递方向。以此类推，图5的因子图对应的译码二叉树为图9所示的译码二叉树。其中，根节点为待译N长码字，对应s＝3的8比特码字，其左下方的子节点为左投影后的N/2长码字，对应s＝2的上半部分的4比特码字，其右下方的子节点为右投影后的N/2长码字，对应s＝2的下半部分的4比特码字，以此类推形成所述待译码序列的译码二叉树。更为直观的，待译码序列的因子图与译码二叉树之间的对应关系如图10所示，其中，因子图的第3列的8比特码字与译码二叉树的第3层的根节点对应，因子图的第2列的两个连续4比特码字(分别为左投影4比特码字{(0,1)，(1,2)，(2,2)，(3,2)}和右投影4比特码字{(4,2)，(5,2)，(6,2)，(7,2)})分别与译码二叉树的第2层的2个叶节点一一对应，因子图的第1列的四个连续2比特码字(分别为码字{(0,1)，(1,1)}、码字{(2,1)，(3,1)}、码字{(4,1)，(5,1)}、码字{(6,1)，(7,1)})分别与译码二叉树的第1层的4个叶节点一一对应，因子图的第0列的8个比特分别与译码二叉树的第0层的8个叶节点一一对应。

本申请实施例将串行软消除算法中遇到的特殊子块在第m个stage进行并行化处理(m>＝2)，从而使译码器速度加快。这些子块的译码无需逐比特译码，而是直接进行多比特同时译码。因此，在译码二叉树上访问到这些节点时，无需再递归地往下走到叶节点，从而减少了译码所需的步骤。具体地，可以加速的子块有：

Rate-0子块：即对应的子信道标号全部为冻结位；

Rate-1子块：即对应的子信道标号全部为信息位；

REP子块：即对应的子信道标号中只有一个信息位，其余全部为冻结位；

SPC子块：即对应的子信道标号中只有一个冻结位，其余全部为信息位；

4-BIT子块：任意长度为4的子块。

通过子块加速，图9中描述的译码二叉树可以被极大地简化，无需访问到叶节点即可完成译码。简化后的译码二叉树为如图11所示的简化后的译码二叉树。其中，简化后的二叉树只有2个节点，在译码器芯片中最少只需要2拍就行。

请参见图12a，图12a是本申请实施例提供的一种并行软消除译码方法的流程示意图，该方法可以基于通信设备(如图1所示的通信系统中的网络设备或者终端设备)来实现，该方法包括但不限于如下步骤：

步骤S1201：获取待译码序列，所述待译码序列的比特长度为N，N为正整数；

其中，所述待译码序列可以是任意GN-Coset码(例如：RM码、Polar码、TurboProduct码等)，此处不做唯一限定。

步骤S1202：根据N确定所述待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1，m为大于等于2的整数，s为大于m的整数；

其中，所述支持并行化译码处理的子块可以为参考节点集合中按照第m列的N/2^m个连续码字中任意一个码字进行节点映射所得到的节点子集，所述参考节点集合为因子图中的第0列到第m列的节点组成的集合，所述N/2^m个连续码字为根据蝶形运算关系划分出来的码字，节点映射是指第0列到第m-1列的节点的行号与第m列当前选择的码字的行号对应。

其中，所述支持并行化译码处理的子块还可以为译码二叉树中第0层到第m层的任意一个子二叉树结构的节点子集。

步骤S1203：根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到所述待译码序列的信息比特方向的目标对数似然比LLR，所述信息比特方向为由高层级向低层级的LLR传递方向；

步骤S1204：根据所述信息比特方向的目标LLR进行译码得到译码结果。

可见，本示例中，通信设备首先获取待译码序列，待译码序列的比特长度为N，N为正整数；其次，根据N确定待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1，m为大于等于2的整数，s为大于m的整数；再次，根据层级范围s到0对待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到待译码序列的信息比特方向的目标对数似然比LLR，信息比特方向为由高层级向低层级的LLR传递方向；最后，根据信息比特方向的目标LLR进行译码得到译码结果。可见，相对于现行串行软消除译码机制，通信设备能够在软消除译码机制中通过并行化译码处理以提高算法效率，从而即能够满足软比特输出又能保证高译码性能需求，有利于降低译码时延，提升译码吞吐。

在一个可能的示例中，所述支持并行化译码处理的子块包括以下至少一种：

Rate-0子块：即对应的子信道标号全部为冻结位；

Rate-1子块：即对应的子信道标号全部为信息位；

REP子块：即对应的子信道标号中只有一个信息位，其余全部为冻结位；

SPC子块：即对应的子信道标号中只有一个冻结位，其余全部为信息位；以及，

4-BIT子块：任意长度为4的子块。

在一个可能的示例中，如图12b所示的并行化译码处理子块示意图，定义所述支持并行化处理的子块的行号为{i，i+1，...，i+2^s-1}；i为0或正整数；

定义所述支持并行化译码处理的子块的输入如下：

码字侧输入的对数似然比LLR为α(i，m)，α(i+1，m)，...，α(i+2^s-1，m)，其中，α为信息比特方向传递的LLR，α(x,y)中的x表示所述待译码序列的因子图中的行号，y表示所述因子图中的列号；

信息侧输入的LLR为β(i，0)，β(i+1，0)，...，β(i+2^s-1，0)，其中，β为码字比特方向传递的LLR，β(x,y)中的x表示所述因子图中的行号，y表示所述因子图中的列号，所述码字比特方向为由低层级向高层级的LLR传递方向；

当第j个比特为冻结比特时，定义β(j,0)的值预设为无穷大，j大于等于i且小于等于i+2^s-1；

定义所述支持并行化译码处理的子块的输出如下：

码字侧输出的LLR为β(i，m)，β(i+1，m)，...，β(i+2^s-1，m)。

在一个可能的示例中，所述支持并行化处理的子块包括所述Rate-0子块，所述Rate-0子块的并行化译码处理方式如下：

β(i，m)＝β(i+1，m)＝...＝β(i+2^s-1，m)＝∞。

在一个可能的示例中，所述支持并行化处理的子块包括所述Rate-1子块，所述Rate-1子块的并行化译码处理方式如下：

β(i，m)＝β(i+1，m)＝...＝β(i+2^s-1，m)＝0。

在一个可能的示例中，所述支持并行化处理的子块包括所述REP子块，所述REP子块的并行化译码处理方式如下：

在一个可能的示例中，所述支持并行化处理的子块包括所述SPC子块，所述SPC子块的并行化译码处理方式如下：

β(j，m)＝f1(α(i，m)，α(i+1，m)，…，α(j-1，m)，α(j+1，m)，…，α(i+2^s-1，m))

在一个可能的示例中，所述支持并行化译码处理的子块包括所述4-BIT子块，所述4-BIT子块的并行化译码方式如下：

码字侧输入的LLR为α(i，m)，α(i+1，m)，α(i+2，m)，α(i+3，m)；

用F和I分别代表冻结比特和信息比特，如果所述支持并行化译码处理的子块的信息侧对应的冻结/信息比特的模式为[FFII]，则输出的LLR为

β(i，m)＝α(i+2，m)

β(i+1，m)＝α(i+3，m)

β(i+2，m)＝α(i，m)

β(i+3，m)＝α(i+1，m)

如果该4比特对应的冻结/信息比特模式为[FIFI]，则输出的LLR为

β(i，m)＝α(i+1，m)

β(i+1，m)＝α(i+3，m)

β(i+2，m)＝α(i，m)

β(i+3，m)＝α(i+2，m)。

在一个可能的示例中，所述待译码序列仅包括所述非PC比特；所述根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，包括：根据所述层级范围s到m对所述待译码序列进行LLR逐层级迭代更新。

可见，本示例中，由于非PC比特的译码过程中层级m是多比特并行译码，因此使译码器速度加快，提高软消除译码效率。

在一个可能的示例中，所述待译码序列包括所述非PC比特和PC比特；所述根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，包括：根据所述层级范围s到m对所述非PC比特进行LLR逐层级迭代更新；依据SCAN译码算法根据所述层级范围s到0对所述PC比特进行LLR逐层级迭代更新。

可见，本示例中，由于非PC比特的译码过程中层级m是多比特并行译码，因此使译码器速度加快，提高软消除译码效率，同时能保证PC比特的准确译码。

在本可能的示例中，所述待译码序列中的比特通过如下方式进行分类和定义：

定义子信道u对应的标号记为l(u)；所有的信息子信道的集合记为

所有的冻结子信道的集合记为

所有的PC子信道的集合记为

将被PC比特u校验到的所有的信息比特的集合记为

将所有被任意PC比特校验到的信息比特的合集记为

剩余的信息比特的集合记为

β的更新公式为：

其中，

其中，

和

是一组大于0小于1的常数。

在本可能的示例中，所述函数

通过函数f2来替代，

其中，sign为去符号函数，abs为取绝对值函数，min为取最小值函数；

将

设为0，则β的公式更新为：

其中，通过函数f2的替换，前述软消息β的更新公式可以替换成硬件友好的形式。

当

时，

当

时，

实际中，可以采取一种更加激进的简化方法，实现更高效的硬件实现

具体实现时，我们可以设置一个寄存器阵列Δ，其长度为校验移位寄存器的长度L，在每次译码迭代开始时，寄存器阵列Δ的值归零。当译码到节点

时，其软消息值α_u会被累计运算到f2函数中，并更新在寄存器阵列的相应位置中：

如此，寄存器阵列中的值不断被更新，直到译码到节点

我们可以直接取出对应寄存器中的值来更新其软消息值β_u：

本申请实施例的软消除译码算法，既能提供软比特输出，又具备低时延、并行化的特点。

适用于以下场景：

(1)作为子码为各类级联码提供软输出；

(2)作为子模块为先进接收机提供软输出；

(3)支持BER敏感业务；

(4)支持时延敏感业务。

上述译码算法的流程在“串行译码”模块中的简化流程可以为如图13所述快速软消除译码流程图，首先将码字侧输入的LLR和信息侧输入的LLR送入“串行译码”模块；对该模块当前处理的子码块进行Rate-0/REP/SPC/Rate-1/4-BIT子块判断。

若当前处理的子码块属于上述任一子块，则按该子块的并行化译码方法处理。

若当前处理的子码块不属于上述任何一种子块，则递归地对其进行子码分解并译码。

若完成当前处理的子码块的译码，则退出该子块，回到上一层更新子码块并继续译码，直至迭代次数满足预设最大迭代次数。

其中，字码分解步骤中的j为当前处理的比特在因子图中的行号。

上述译码算法的流程可以通过如图14所述的多包共享竞争计算资源的结构来实现，该结构具体包括多个状态机，第一仲裁器、第一选通器、第二仲裁器、第二选通器、第三仲裁器、第三选通器；

所述多个状态机与所述第一选通器、所述第二选通器、所述第三选通器均通信连接；所述第一仲裁器连接所述第一选通器，所述第二仲裁器连接所述第二选通器，所述第三仲裁器连接所述第三选通器；所述第一选通器连接支持信息比特方向的对数似然比LLR逐层级更新的第一计算资源，所述第二选通器连接支持并行化译码处理的第二计算资源、所述第三选通器连接支持码字比特方向的LLR逐层级更新的第三计算资源，所述信息比特方向为由高层级向低层级的LLR传递方向，所述码字比特方向为由低层级向高层级的LLR传递方向，所述并行化译码处理为如上述方法实施例中的并行化译码处理；

所述多个状态机中每个状态机用于调度一个待译码包；

所述第一仲裁器用于在检测到所述多个状态机中至少一个状态机的第一申请后，根据预设的优先级为所述至少一个状态机顺序配置所述第一计算资源；

所述第二仲裁器用于在检测到所述多个状态机中至少一个状态机的第二申请后，根据预设的优先级为所述至少一个状态机顺序配置所述第二计算资源；

所述第三仲裁器用于在检测到所述多个状态机中至少一个状态机的第三申请后，根据预设的优先级为所述至少一个状态机顺序配置所述第三计算资源。

其中，N多个状态机共调度N个待译码包，待译码包可以是待译码序列。

具体实现中，上述多包共享竞争计算资源的结构可以集成在通信设备，或者采用分布式设备进行实现，本申请对硬件集成方式不做唯一限定。

可见，本示例中，相对于现行串行软消除译码机制，本申请能够在软消除译码机制中通过并行化译码处理以提高算法效率，从而即能够满足软比特输出又能保证高译码性能需求，有利于降低译码时延，提升译码吞吐。

上述详细阐述了本申请实施例的方法，下面提供了本申请实施例的装置。

请参见图15，图15是本申请实施例提供的一种通信设备1500的功能单元组成框图，具体包括处理单元1501和通信单元1502。处理单元1501用于对通信设备的动作进行控制管理，例如，处理单元1501用于支持通信设备执行图4中的步骤401和/或用于本文所描述的技术的其它过程。通信单元1502用于支持通信设备与其他设备的通信。通信设备还可以包括存储单元1503，用于存储终端的程序代码和数据。

具体实现时，所述处理单元1502用于执行如上述方法实施例执行的任一步骤，且在执行诸如发送等数据传输时，可选择的调用所述通信单元1502来完成相应操作。下面进行详细说明。

所述处理单元1502，用于通过所述通信单元获取待译码序列，所述待译码序列的比特长度为N，N为正整数；以及根据N确定所述待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1，m为大于等于2的整数，s为大于m的整数；以及根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到所述待译码序列的信息比特方向的目标对数似然比LLR，所述信息比特方向为由高层级向低层级的LLR传递方向；以及根据所述信息比特方向的目标LLR进行译码得到译码结果。

在一个可能的示例中，所述支持并行化译码处理的子块包括以下至少一种：

Rate-0子块：即对应的子信道标号全部为冻结位；

Rate-1子块：即对应的子信道标号全部为信息位；

REP子块：即对应的子信道标号中只有一个信息位，其余全部为冻结位；

SPC子块：即对应的子信道标号中只有一个冻结位，其余全部为信息位；以及，

4-BIT子块：任意长度为4的子块。

在一个可能的示例中，所述支持并行化处理的子块的行号为{i，i+1，...，i+2^s-1}；

定义所述支持并行化译码处理的子块的输入如下：

码字侧输入的对数似然比LLR为α(i，m)，α(i+1，m)，...，α(i+2^s-1，m)，其中，α为信息比特方向传递的LLR，α(x,y)中的x表示所述待译码序列的因子图中的行号，y表示所述因子图中的列号；

信息侧输入的LLR为β(i，0)，β(i+1，0)，...，β(i+2^s-1，0)，其中，β为码字比特方向传递的LLR，β(x,y)中的x表示所述因子图中的行号，y表示所述因子图中的列号，所述码字比特方向为由低层级向高层级的LLR传递方向；

当第j个比特为冻结比特时，定义β(j,0)的值预设为无穷大，j大于等于i且小于等于i+2^s-1；

定义所述支持并行化译码处理的子块的输出如下：

码字侧输出的LLR为β(i，m)，β(i+1，m)，...，β(i+2^s-1，m)。

在一个可能的示例中，所述支持并行化处理的子块包括所述Rate-0子块，所述Rate-0子块的并行化译码处理方式如下：

β(i，m)＝β(i+1，m)＝...＝β(i+2^s-1，m)＝∞。

在一个可能的示例中，所述支持并行化处理的子块包括所述Rate-1子块，所述Rate-1子块的并行化译码处理方式如下：

β(i，m)＝β(i+1，m)＝...＝β(i+2^s-1，m)＝0。

在一个可能的示例中，所述支持并行化处理的子块包括所述REP子块，所述REP子块的并行化译码处理方式如下：

在一个可能的示例中，所述支持并行化处理的子块包括所述SPC子块，所述SPC子块的并行化译码处理方式如下：

β(j，m)＝f1(α(i，m)，α(i+1，m)，…，α(j-1，m)，α(j+1，m)，…，α(i+2^s-1，m))

在一个可能的示例中，所述支持并行化译码处理的子块包括所述4-BIT子块，所述4-BIT子块的并行化译码方式如下：

码字侧输入的LLR为α(i，m)，α(i+1，m)，α(i+2，m)，α(i+3，m)；

用F和I分别代表冻结比特和信息比特，如果所述支持并行化译码处理的子块的信息侧对应的冻结/信息比特的模式为[FFII]，则输出的LLR为

β(i，m)＝α(i+2，m)

β(i，1，m)＝α(i+3，m)

β(i+2，m)＝α(i，m)

β(i，3，m)＝α(i+1，m)

如果该4比特对应的冻结/信息比特模式为[FIFI]，则输出的LLR为

β(i，m)＝α(i+1，m)

β(i+1，m)＝α(i+3，m)

β(i+2，m)＝α(i，m)

β(i+3，m)＝α(i+2，m)。

在一个可能的示例中，所述待译码序列仅包括所述非PC比特；在所述根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新方面，所述处理单元具体用于：根据所述层级范围s到m对所述待译码序列进行LLR逐层级迭代更新。

在一个可能的示例中，所述待译码序列包括所述非PC比特和PC比特；在所述根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新方面，所述处理单元具体用于：根据所述层级范围s到m对所述非PC比特进行LLR逐层级迭代更新；以及依据SCAN译码算法根据所述层级范围s到0对所述PC比特进行LLR逐层级迭代更新。

在一个可能的示例中，所述待译码序列中的比特通过如下方式进行分类和定义：

定义子信道u对应的标号记为l(u)；所有的信息子信道的集合记为

所有的冻结子信道的集合记为

所有的PC子信道的集合记为

将被PC比特u校验到的所有的信息比特的集合记为

将所有被任意PC比特校验到的信息比特的合集记为

剩余的信息比特的集合记为

β的更新公式为：

其中

其中，

和

是一组大于0小于1的常数。

在一个可能的示例中，所述函数

通过函数f2来替代，

其中，sign为去符号函数，abs为取绝对值函数，min为取最小值函数；

将

设为0，则β的公式更新为：

需要说明的是，各个单元的实现还可以对应参照图12a所示的方法实施例的相应描述。由于方法实施例与装置实施例为相同技术构思的不同呈现形式，因此，本申请中方法实施例部分的内容应同步适配于装置实施例部分，此处不再赘述。

请参见图16，图16是本申请实施例提供的一种通信设备1600，该通信设备1600包括处理器1601、存储器1602和收发器1603，所述处理器1601、存储器1602和收发器1603通过总线相互连接。

存储器1602包括但不限于是随机存储记忆体(random access memory，RAM)、只读存储器(read-only memory，ROM)、可擦除可编程只读存储器(erasable programmableread only memory，EPROM)、或便携式只读存储器(compact disc read-only memory，CD-ROM)，该存储器1602用于相关指令及数据。收发器1603用于接收和发送数据。

处理器1601可以是一个或多个中央处理器(central processing unit，CPU)，在处理器701是一个CPU的情况下，该CPU可以是单核CPU，也可以是多核CPU。

该通信设备1600中的处理器1601用于读取所述存储器1602中存储的程序代码，执行以下操作：

获取待译码序列，所述待译码序列的比特长度为N，N为正整数；

根据N确定所述待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1，m为大于等于2的整数，s为大于m的整数；

根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到所述待译码序列的信息比特方向的目标对数似然比LLR，所述信息比特方向为由高层级向低层级的LLR传递方向；

根据所述信息比特方向的目标LLR进行译码得到译码结果。

需要说明的是，各个操作的实现还可以对应参照图12a所示的方法实施例的相应描述。

本申请实施例还提供了一种芯片系统，其中，该芯片系统包括处理器，用于从存储器中调用并运行计算机程序，使得安装有所述芯片系统的设备执行如上述方法实施例中记载的任一方法的部分或全部步骤。

本申请实施例还提供一种计算机存储介质，其中，该计算机存储介质存储用于电子数据交换的计算机程序，该计算机程序使得计算机执行如上述方法实施例中记载的任一方法的部分或全部步骤，上述计算机包括电子设备。

本申请实施例还提供一种计算机程序产品，上述计算机程序产品包括存储了计算机程序的非瞬时性计算机可读存储介质，上述计算机程序可操作来使计算机执行如上述方法实施例中记载的任一方法的部分或全部步骤。该计算机程序产品可以为一个软件安装包，上述计算机包括电子设备。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，该流程可以由计算机程序来指令相关的硬件完成，该程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法实施例的流程。而前述的存储介质包括：ROM或随机存储记忆体RAM、磁碟或者光盘等各种可存储程序代码的介质。

Claims (25)

1.一种并行软消除译码方法，其特征在于，包括：

获取待译码序列，所述待译码序列的比特长度为N，N为正整数；

根据N确定所述待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1，m为大于等于2的整数，s为大于m的整数；

根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到所述待译码序列的信息比特方向的目标对数似然比LLR，所述信息比特方向为由高层级向低层级的LLR传递方向；

根据所述信息比特方向的目标LLR进行译码得到译码结果。

2.根据权利要求1所述的方法，其特征在于，所述支持并行化译码处理的子块包括以下至少一种：

Rate-0子块：即对应的子信道标号全部为冻结位；

Rate-1子块：即对应的子信道标号全部为信息位；

REP子块：即对应的子信道标号中只有一个信息位，其余全部为冻结位；

SPC子块：即对应的子信道标号中只有一个冻结位，其余全部为信息位；以及，

4-BIT子块：任意长度为4的子块。

3.根据权利要求2所述的方法，其特征在于，所述支持并行化处理的子块的行号为{i，i+1，...，i+2^s-1}；

定义所述支持并行化译码处理的子块的输入如下：

码字侧输入的对数似然比LLR为α(i，m)，α(i+1，m)，...，α(i+2^s-1，m)，其中，α为信息比特方向传递的LLR，α(x，y)中的x表示所述待译码序列的因子图中的行号，y表示所述因子图中的列号；

信息侧输入的LLR为β(i，0)，β(i+1，0)，...，β(i+2^s-1，0)，其中，β为码字比特方向传递的LLR，β(x，y)中的x表示所述因子图中的行号，y表示所述因子图中的列号，所述码字比特方向为由低层级向高层级的LLR传递方向；

当第j个比特为冻结比特时，定义β(j，0)的值预设为无穷大，j大于等于i且小于等于i+2^s-1；

定义所述支持并行化译码处理的子块的输出如下：

码字侧输出的LLR为β(i，m)，β(i+1，m)，...，β(i+2^s-1，m)。

4.根据权利要求3所述的方法，其特征在于，所述支持并行化处理的子块包括所述Rate-0子块，所述Rate-0子块的并行化译码处理方式如下：

β(i，m)＝β(i+1，m)＝...＝β(i+2^s-1，m)＝∞。

5.根据权利要求3所述的方法，其特征在于，所述支持并行化处理的子块包括所述Rate-1子块，所述Rate-1子块的并行化译码处理方式如下：

β(i，m)＝β(i+1，m)＝...＝β(i+2^s-1，m)＝0。

6.根据权利要求3所述的方法，其特征在于，所述支持并行化处理的子块包括所述REP子块，所述REP子块的并行化译码处理方式如下：

7.根据权利要求3所述的方法，其特征在于，所述支持并行化处理的子块包括所述SPC子块，所述SPC子块的并行化译码处理方式如下：

β(j，m)＝.f1(α(i，m)，α(i+1，m)，…，α(j-1，m)，α(j+1，m)，…，α(i+2^s-1，m))

8.根据权利要求3所述的方法，其特征在于，所述支持并行化译码处理的子块包括所述4-BIT子块，所述4-BIT子块的并行化译码方式如下：

码字侧输入的LLR为α(i，m)，α(i+1，m)，α(i+2，m)，α(i+3，m)；

用F和1分别代表冻结比特和信息比特，如果所述支持并行化译码处理的子块的信息侧对应的冻结/信息比特的模式为[FFII]，则输出的LLR为

β(i，m)＝α(i+2，m)

β(i+1，m)＝α(i+3，m)

β(i+2，m)＝α(i，m)

β(i+3，m)＝α(i+1，m)

如果该4比特对应的冻结/信息比特模式为[FIFI]，则输出的LLR为

β(i，m)＝α(i+1，m)

β(i+1，m)＝α(i+3，m)

β(i+2，m)＝α(i，m)

β(i+3，m)＝α(i+2，m)。

9.根据权利要求1-8任一项所述的方法，其特征在于，所述待译码序列仅包括所述非PC比特；所述根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，包括：

根据所述层级范围s到m对所述待译码序列进行LLR逐层级迭代更新。

10.根据权利要求1-8任一项所述的方法，其特征在于，所述待译码序列包括所述非PC比特和PC比特；所述根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，包括：

根据所述层级范围s到m对所述非PC比特进行LLR逐层级迭代更新；

依据SCAN译码算法根据所述层级范围s到0对所述PC比特进行LLR逐层级迭代更新。

11.根据权利要求10所述的方法，其特征在于，所述待译码序列中的比特通过如下方式进行分类和定义：

定义子信道u对应的标号记为l(u)；所有的信息子信道的集合记为

所有的冻结子信道的集合记为

所有的PC子信道的集合记为

将被PC比特u校验到的所有的信息比特的集合记为

将所有被任意PC比特校验到的信息比特的合集记为

剩余的信息比特的集合记为

β的更新公式为：

β_u＝∞，

β_u＝0，

其中，

其中，

和

是一组大于0小于1的常数。

12.根据权利要求11所述的方法，其特征在于，所述函数

通过函数f2来替代，

其中，sign为去符号函数，abs为取绝对值函数，min为取最小值函数；

将

设为0，则β的公式更新为：

13.一种多包共享竞争计算资源的结构，其特征在于，包括多个状态机，第一仲裁器、第一选通器、第二仲裁器、第二选通器、第三仲裁器、第三选通器；

所述多个状态机与所述第一选通器、所述第二选通器、所述第三选通器均通信连接；所述第一仲裁器连接所述第一选通器，所述第二仲裁器连接所述第二选通器，所述第三仲裁器连接所述第三选通器；所述第一选通器连接支持信息比特方向的对数似然比LLR逐层级更新的第一计算资源，所述第二选通器连接支持并行化译码处理的第二计算资源、所述第三选通器连接支持码字比特方向的LLR逐层级更新的第三计算资源，所述信息比特方向为由高层级向低层级的LLR传递方向，所述码字比特方向为由低层级向高层级的LLR传递方向，所述并行化译码处理为如权1-12任一项中的并行化译码处理；

所述多个状态机中每个状态机用于调度一个待译码包；

所述第一仲裁器用于在检测到所述多个状态机中至少一个状态机的第一申请后，根据预设的优先级为所述至少一个状态机顺序配置所述第一计算资源；

所述第二仲裁器用于在检测到所述多个状态机中至少一个状态机的第二申请后，根据预设的优先级为所述至少一个状态机顺序配置所述第二计算资源；

所述第三仲裁器用于在检测到所述多个状态机中至少一个状态机的第三申请后，根据预设的优先级为所述至少一个状态机顺序配置所述第三计算资源。

14.一种通信设备，其特征在于，包括处理单元和通信单元，其中，

所述处理单元，用于通过所述通信单元获取待译码序列，所述待译码序列的比特长度为N，N为正整数；以及根据N确定所述待译码序列的对数似然比LLR更新机制的层级范围s到0，其中，层级m到层级0构成针对非奇偶校验PC比特并行化译码处理的子块，N＝2^s+1，m为大于等于2的整数，s为大于m的整数；以及根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新，直至达到预先设定的最大迭代次数，得到所述待译码序列的信息比特方向的目标对数似然比LLR，所述信息比特方向为由高层级向低层级的LLR传递方向；以及根据所述信息比特方向的目标LLR进行译码得到译码结果。

15.根据权利要求14所述的通信设备，其特征在于，所述支持并行化译码处理的子块包括以下至少一种：

Rate-0子块：即对应的子信道标号全部为冻结位；

Rate-1子块：即对应的子信道标号全部为信息位；

REP子块：即对应的子信道标号中只有一个信息位，其余全部为冻结位；

SPC子块：即对应的子信道标号中只有一个冻结位，其余全部为信息位；以及，

4-BIT子块：任意长度为4的子块。

16.根据权利要求15所述的通信设备，其特征在于，所述支持并行化处理的子块的行号为{i，i+1，...，i+2^s-1}；

定义所述支持并行化译码处理的子块的输入如下：

码字侧输入的对数似然比LLR为α(i，m)，α(i+1，m)，...，α(i+2^s-1，m)，其中，α为信息比特方向传递的LLR，α(x，y)中的x表示所述待译码序列的因子图中的行号，y表示所述因子图中的列号；

信息侧输入的LLR为β(i，0)，β(i+1，0)，...，β(i+2^s-1，0)，其中，β为码字比特方向传递的LLR，β(x，y)中的x表示所述因子图中的行号，y表示所述因子图中的列号，所述码字比特方向为由低层级向高层级的LLR传递方向；

当第j个比特为冻结比特时，定义β(j，0)的值预设为无穷大，j大于等于i且小于等于i+2^s-1；

定义所述支持并行化译码处理的子块的输出如下：

码字侧输出的LLR为β(i，m)，β(i+1，m)，...，β(i+2^s-1，m)。

17.根据权利要求16所述的通信设备，其特征在于，所述支持并行化处理的子块包括所述Rate-0子块，所述Rate-0子块的并行化译码处理方式如下：

β(i，m)＝β(i+1，m)＝...＝β(i+2^s-1，m)＝∞。

18.根据权利要求16所述的通信设备，其特征在于，所述支持并行化处理的子块包括所述Rate-1子块，所述Rate-1子块的并行化译码处理方式如下：

β(i，m)＝β(i+1，m)＝...＝β(i+2^s-1，m)＝0。

19.根据权利要求16所述的通信设备，其特征在于，所述支持并行化处理的子块包括所述REP子块，所述REP子块的并行化译码处理方式如下：

20.根据权利要求16所述的通信设备，其特征在于，所述支持并行化处理的子块包括所述SPC子块，所述SPC子块的并行化译码处理方式如下：

β(j，m)＝f1(α(i，m)，α(i+1，m)，…，α(j-1，m)，α(j+1，m)，…，α(i+2^s-1，m))

21.根据权利要求16所述的通信设备，其特征在于，所述支持并行化译码处理的子块包括所述4-BIT子块，所述4-BIT子块的并行化译码方式如下：

码字侧输入的LLR为α(i，m)，α(i+1，m)，α(i+2，m)，α(i+3，m)；

用F和I分别代表冻结比特和信息比特，如果所述支持并行化译码处理的子块的信息侧对应的冻结/信息比特的模式为[FFII]，则输出的LLR为

β(i，m)＝α(i+2，m)

β(i+1，m)＝α(i+3，m)

β(i+2，m)＝α(i，m)

β(i+3，m)＝α(i+1，m)

如果该4比特对应的冻结/信息比特模式为[FIFI]，则输出的LLR为

β(i，m)＝α(i+1，m)

β(i+1，m)＝α(i+3，m)

β(i+2，m)＝α(i，m)

β(i+3，m)＝α(i+2，m)。

22.根据权利要求14-21任一项所述的通信设备，其特征在于，所述待译码序列仅包括所述非PC比特；在所述根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新方面，所述处理单元具体用于：根据所述层级范围s到m对所述待译码序列进行LLR逐层级迭代更新。

23.根据权利要求14-21任一项所述的通信设备，其特征在于，所述待译码序列包括所述非PC比特和PC比特；在所述根据所述层级范围s到0对所述待译码序列进行LLR逐层级迭代更新方面，所述处理单元具体用于：根据所述层级范围s到m对所述非PC比特进行LLR逐层级迭代更新；以及依据SCAN译码算法根据所述层级范围s到0对所述PC比特进行LLR逐层级迭代更新。

24.根据权利要求23所述的通信设备，其特征在于，所述待译码序列中的比特通过如下方式进行分类和定义：

定义子信道u对应的标号记为l(u)；所有的信息子信道的集合记为

所有的冻结子信道的集合记为

所有的PC子信道的集合记为

将被PC比特u校验到的所有的信息比特的集合记为

将所有被任意PC比特校验到的信息比特的合集记为

剩余的信息比特的集合记为

β的更新公式为：

β_u＝∞，

β_u＝0，

其中，

其中，

和

是一组大于0小于1的常数。

25.根据权利要求24所述的通信设备，其特征在于，所述函数

通过函数f2来替代，

其中，sign为去符号函数，abs为取绝对值函数，min为取最小值函数；

将

设为0，则β的公式更新为：

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