CN113053846B - 芯片和具有其的显示模组 - Google Patents

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Abstract

本发明公开了一种芯片和具有其的显示模组,芯片包括本体,本体上具有多个接合部,多个接合部沿第一方向间隔设置,至少一个接合部包括第一子接合部和第二子接合部,第一子接合部和第二子接合部沿第二方向设置且形成为一体结构,在第一方向上,第一子接合部的宽度大于第二子接合部的宽度,其中,第二方向与第一方向垂直。根据本发明的芯片,可以兼容匹配PCB模组和FPC模组,保证芯片电连接的可靠性。

Description

芯片和具有其的显示模组
技术领域
本发明涉及显示技术领域,尤其是涉及一种芯片和具有其的显示模组。
背景技术
相关技术中,显示模组的芯片(DIE)与电路板电连接,然而,由于芯片设置不合理,导致芯片与电路板之间连接可靠性欠佳,使得显示模组的bonding良率较低。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此,本发明提出一种芯片,所述芯片可以兼容匹配PCB模组和FPC模组,保证芯片电连接的可靠性。
本发明还提出一种具有上述芯片的显示模组。
根据本发明第一方面实施例的芯片,包括:本体,所述本体上具有多个接合部,多个所述接合部沿第一方向间隔设置,至少一个所述接合部包括第一子接合部和第二子接合部,所述第一子接合部和所述第二子接合部沿第二方向设置且形成为一体结构,在所述第一方向上,所述第一子接合部的宽度大于所述第二子接合部的宽度,其中,所述第二方向与所述第一方向垂直。
根据本发明实施例的芯片,通过设置至少一个接合部包括第一子接合部和第二子接合部,可以兼容匹配PCB模组和FPC模组,而且可以保证芯片与PCB模组之间的打线强度和电连接可靠性、保证芯片与FPC模组之间的接触面积,改善芯片与其他部件的电性粘着力,提升芯片电连接的可靠性,从而当芯片应用于显示模组时,可以提升显示模组的bonding良率和显示效果。
在一些实施例中,在所述第一方向上,所述接合部的所述第一子接合部和所述第二子接合部同轴设置或非同轴设置。
在一些实施例中,在所述第一方向上,所述接合部的所述第一子接合部的一端与所述第二子接合部的一端齐平设置。
在一些实施例中,任意相邻两个所述接合部的结构相同或不同。
在一些实施例中,在所述第二方向上,多个所述接合部的两端分别齐平设置。
在一些实施例中,所述接合部凸出于所述本体设置,和/或,所述接合部凹入所述本体设置。
在一些实施例中,至少相邻两个所述接合部均包括所述第一子接合部和所述第二子接合部。
在一些实施例中,多个所述接合部中的其中相邻两个均包括所述第一子接合部和所述第二子接合部,在第一方向上,其中一个所述接合部的所述第一子接合部与相邻所述接合部的所述第二子接合部相对设置,其中一个所述接合部的所述第二子接合部与相邻所述接合部的所述第一子接合部相对设置。
在一些实施例中,在所述第二方向上,所述第一子接合部的长度小于或等于所述第一子接合部和对应所述第二子接合部长度之和的一半。
在一些实施例中,每个所述接合部包括所述第一子接合部和所述第二子接合部,所述第一子接合部适于与硬质电路板打线连接,在所述第一方向上,所述第一子接合部的宽度大于打线宽度。
根据本发明第二方面实施例的显示模组,所述显示模组具有显示区,且包括:芯片,所述芯片为根据本发明上述第一方面实施例的芯片,且所述芯片具有间隔设置的第一区域和第二区域,所述第一区域与所述显示区对应设置,所述接合部设在所述第二区域内,所述接合部适于形成为信号接口。
根据本发明实施例的显示模组,通过采用上述的芯片,可以提升显示模组的bonding良率和显示效果。
在一些实施例中,所述显示模组还包括:硅基板和盖板,所述硅基板和所述盖板沿第三方向相对设置;有机发光器件,所述有机发光器件设在所述硅基板和所述盖板之间,且包括像素驱动电路层、阳极层、有机发光层和阴极层,所述像素驱动电路层、所述阳极层、所述有机发光层和所述阴极层沿所述第三方向依次层叠设置,且所述像素驱动电路层设在所述硅基板的面向所述盖板的一侧表面上;彩膜薄膜层,所述彩膜薄膜层设在所述盖板和所述有机发光器件之间,且所述彩膜薄膜层与所述盖板和所述有机发光器件之间分别设有封装层。
本发明的附加方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解,其中:
图1是根据本发明一个实施例的芯片的示意图;
图2是根据本发明另一个实施例的芯片的示意图;
图3是根据本发明再一个实施例的芯片的示意图;
图4是根据本发明一个实施例的芯片与硬质电路板的连接示意图;
图5是根据本发明一个实施例的芯片与柔性电路板的连接示意图;
图6是根据本发明一个实施例的显示模组的示意图;
图7是图6中所示的显示模组的另一个示意图。
附图标记:
显示模组200、显示区R、硅基板101、盖板102、有机发光器件103、
像素驱动电路层1031、阳极层1032、有机发光层1033、阴极层1034、
彩膜薄膜层104、第一子像素1041、第二子像素1042、第三子像素1043、
封装层105、硬质电路板106、柔性电路板107、
芯片100、第一区域R1、第二区域R2、
本体1、接合部11、第一子接合部11a、第二子接合部11b、
第一接合部111、第二接合部112。
具体实施方式
下面详细描述本发明的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能理解为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开,下文中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于限制本发明。此外,本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施例和/或设置之间的关系。此外,本发明提供了的各种特定的工艺和材料的例子,但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。
下面,参考附图描述根据本发明第一方面实施例的芯片100(或称为DIE)。
如图1-图3所示,芯片100包括本体1,本体1上具有多个接合部11(或称为PAD),多个接合部11可以用于与其他部件例如电路板电连接,以实现芯片100bonding(或称为邦定)连接。
如图1-图3所示,多个接合部11可以沿第一方向(例如,图1中的AA’方向)间隔设置,至少一个接合部11包括第一子接合部11a和第二子接合部11b,第一子接合部11a和对应第二子接合部11b沿第二方向(例如,图1中的BB’方向)设置,且第一子接合部11a和对应第二子接合部11b形成为一体结构,第二方向与第一方向垂直。其中,在第一方向上,第一子接合部11a的宽度大于第二子接合部11b的宽度,则在对于接合部11同样的长度条件、且相邻两个接合部11之间的距离相同的条件下,有利于增大第一子接合部11a的面积,从而可以增大接合部11的面积,则在实现芯片100的bonding连接时,可以增大芯片100bonding连接的面积,提升芯片100电连接的可靠性,有利于提高芯片100的bonding良率。由此,当芯片100应用于显示模组200时,可以改善芯片100与PCB模组(例如后文的硬质电路板106)或FPC模组(例如后文的柔性电路板107)之间的电性粘着力。
由此,本申请中芯片100可以分别与PCB模组和FPC模组取得良好的兼容匹配,从而在芯片100应用于显示模组200中时,可以兼容匹配光机模组结构,实现良好的均一性,从而有利于提升用户的体验感;而且,由于接合部11的面积较大,则在芯片100与PCB模组连接时,可以满足打线要求例如可以满足打线宽度要求,在芯片100与FPC模组连接时,可以保证芯片100与FPC模组之间具有较大的接触面积,从而提升显示模组200的bonding良率和bonding可靠性,便于满足显示模组200的bonding机台匹配性,提升显示模组200的产品良率和显示效果,提升显示模组100的显示均一性,同时有利于延长显示模组200的使用寿命。
可以理解的是,包括第一子接合部11a和第二子接合部11b的接合部11的数量可以小于或等于所有接合部11的数量,则包括第一子接合部11a和第二子接合部11b的接合部11的数量小于所有接合部11的数量时,所有接合部11的一部分中、每个接合部11构造成包括第一子接合部11a和第二子接合部11b,其余部分中、每个接合部11并非构造成包括第一子接合部11a和第二子接合部11b,包括第一子接合部11a和第二子接合部11b的接合部11的数量等于所有接合部11的数量时,所有接合部11中、每个接合部11均构造成包括第一子接合部11a和第二子接合部11b。
根据本发明实施例的芯片100,通过设置至少一个接合部11包括第一子接合部11a和第二子接合部11b,可以兼容匹配PCB模组和FPC模组,而且可以保证芯片100与PCB模组之间的打线强度和电连接可靠性、保证芯片100与FPC模组之间的接触面积,改善芯片100与其他部件的电性粘着力,提升芯片100电连接的可靠性,从而当芯片100应用于显示模组200时,可以提升显示模组200的bonding良率和显示效果,且结构简单、便于实现、成本较低。相对于将接合部设置为矩形结构而言,本申请在保证相邻接合部11之间距离的前提下,便于增大接合部11的面积。
在一些实施例中,如图1和图2所示,在第一方向上,接合部11的第一子接合部11a和第二子接合部11b同轴设置,也就是说,同一接合部11的第一子接合部11a和第二子接合部11b、两者的中心轴线重合,其中第一子接合部11a的中心轴线和第二子接合部11b的中心轴线均沿第二方向延伸,由于第一子接合部11a在第一方向上的宽度大于第二子接合部11b的对应宽度,则第一子接合部11a在第一方向上的两端分别延伸至超出第二子接合部11b的对应两端。由此,接合部11结构较为规整,便于加工。
在另一些实施例中,如图3所示,在第一方向上,接合部11的第一子接合部11a和第二子接合部11b非同轴设置,也就是说,同一接合部11的第一子接合部11a和第二子接合部11b、两者的中心轴线平行间隔设置。由此,第一子接合部11a和对应第二子接合部11b位置设置较为灵活,便于实现芯片100的多样化结构设计,有利于提升芯片100的适用性。
在一些实施例中,如图3所示,在第一方向上,接合部11的第一子接合部11a和第二子接合部11b非同轴设置,且接合部11的第一子接合部11a的一端与第二子接合部11b的一端齐平设置,此时第一子接合部11a在第一方向上的另一端延伸至超出对应第二子接合部11b在第一方向上的另一端,便于进一步丰富芯片100的结构设计。
在一些实施例中,任意相邻两个接合部11的结构相同(如图1-图3所示)或不同,有利于进一步丰富芯片100的结构设计。可以理解的是,上述任意相邻两个接合部11中,至少一个接合部11包括第一子接合部11a和第二子接合部11b,则当上述任意相邻两个接合部11中的其中一个包括第一子接合部11a和第二子接合部11b时,该相邻两个接合部11的结构可以不同,当上述任意相邻两个接合部11均包括第一子接合部11a和第二子接合部11b时,该相邻两个接合部11的结构可以相同或不同。
需要说明的是,相邻两个接合部11的结构相同,应理解为相邻两个接合部11任意对应位置处的形状及对应尺寸(例如长度、宽度、高度、角度等)均相同;相邻两个接合部11的结构不同,应理解为相邻两个接合部11至少一个对应位置处的形状和/或尺寸不同。
在一些实施例中,如图1-图3所示,在第二方向上,多个接合部11的两端分别齐平设置,则多个接合部11的在第二方向上的一端齐平设置,且多个接合部11的在第二方向上的另一端齐平设置,此时多个接合部11在本体1上可以呈“一”字排布,使得多个接合部11布置规整,便于芯片100与其他部件的电连接。
例如,在图1-图3的示例中,每个接合部11在第二方向上的两端边沿可以分别形成为沿第一方向延伸的直线边沿,且所有接合部11在第二方向上的一端对应的直线边沿均位于同一直线上,所有接合部11在第二方向上的另一端对应的直线边沿均位于同一直线上。
当然,在第二方向上,多个接合部11的两端还可以非对齐设置,此时所有接合部11中的至少一个与其余接合部11的端部非对齐设置,有利于提升芯片100的结构灵活性设置。
在一些实施例中,如图1-图3所示,第一子接合部11a和第二子接合部11b中的至少一个形成为方形结构,则第一子接合部11a形成为方形结构、第二子接合部11b未形成为方形结构,或者第二子接合部11b形成为方形结构、第一子接合部11a未形成为方形结构,或者第一子接合部11a和第二子接合部11b均形成为方形结构。由此,第一子接合部11a和/或第二子接合部11b结构简单,便于加工,同时便于保证第一子接合部11a和/或第二子接合部11b具有足够的面积,以便于保证bonding良率。
需要说明的是,“方形结构”可以理解为所有内角均为直角的平行四边形结构,则第一子接合部11a和第二子接合部11b中的至少一个形成为正方形结构,或第一子接合部11a和第二子接合部11b中的至少一个形成为长方形结构。
当然,第一子接合部11a和第二子接合部11b的形状不限于此,例如第一子接合部11a和第二子接合部11b还可以形成为其他多边形结构等。
在一些实施例中,所有接合部11均凸出于本体1设置,则接合部11可以形成为本体1表面的凸起结构,便于所有接合部11的加工,同时便于作业人员有效识别接合部11的设置位置,有利于提升芯片100的连接效率。
在另一些实施例中,所有接合部11均凹入本体1设置,则接合部11可以形成为本体1表面的凹槽结构,便于所有接合部11的加工,且同样便于作业人员有效识别接合部11的设置位置,有利于提升芯片100的连接效率。
再一些实施例,所有接合部11中的其中一部分凸出于本体1设置,所有接合部11中的另一部分凹入本体1设置,同样方便作业人员有效识别接合部11的设置位置。
在一些实施例中,如图1-图3所示,至少相邻两个接合部11均包括第一子接合部11a和第二子接合部11b。当多个接合部11中的两个分别包括第一子接合部11a和第二子接合部11b时,该两个接合部11相邻设置,即该两个接合部11之间并未设有其他接合部11;当多个接合部11中的三个分别包括第一子接合部11a和第二子接合部11b时,上述三个接合部11中的至少两个相邻设置,则三个接合部11依次相邻设置或者三个接合部11中的其中两个相邻设置、其余一个与上述其中两个之间设有至少一个除上述三个接合部11以外的其他接合部11;当多个接合部11中的四个或四个以上分别包括第一子接合部11a和第二子接合部11b时,上述四个接合部11中的至少两个相邻设置。由此,在保证相邻两个接合部11之间距离的前提下,便于有效利用相邻两个接合部11之间的间距来增大接合部11的面积,从而保证bonding良率。
在一些实施例中,如图1-图3所示,多个接合部11中的其中相邻两个均包括第一子接合部11a和第二子接合部11b,在第一方向上,其中一个接合部11的第一子接合部11a与相邻接合部11的第二子接合部11b相对设置,其中一个接合部11的第二子接合部11b与相邻接合部11的第一子接合部11a相对设置,便于使得接合部11的第一子接合部11a与相邻接合部11的第一子接合部11a在第一方向上错开设置、接合部11的第二子接合部11b与相邻接合部11的第二子接合部11b在第一方向上错开设置,从而在保证相邻两个接合部11之间距离的前提下,便于进一步有效利用相邻两个接合部11之间的间距来增大接合部11的面积。
例如,在图1的示例中,以BB’方向为上下方向为例,相邻两个接合部11以图1中左侧前两个接合部11为例,其中一个接合部11的第一子接合部11a位于对应第二子接合部11b的下侧(例如图1中左侧第一个接合部11),另一个接合部11的第一子接合部11a位于对应第二子接合部11b的上侧(例如图1中左侧第二个接合部11),使得上述其中一个接合部11的第一子接合部11a与上述另一个接合部11的第二子接合部11b沿第一方向相对设置、上述其中一个接合部11的第二子接合部11b与上述另一个接合部11的第一子接合部11a沿第一方向相对设置;换言之,相邻两个接合部11的第一子接合部11a和第二子接合部11b的沿第二方向的布置恰好相反。
在一些实施例中,如图2和图3所示,在第二方向上,第一子接合部11a的长度小于或等于第一子接合部11a和对应第二子接合部11b长度之和的一半,则第一子接合部11a的长度可以小于对应第二子接合部11b的长度,从而当第一子接合部11a与相邻的第二子接合部11b沿第一方向相对设置时,在保证相邻两个接合部11之间距离的前提下,可以进一步适当增大第一子接合部11a的宽度,从而可以进一步增大第一子接合部11a的面积。
例如,在图2的示例中,在第二方向上,第一子接合部11a的长度为L1,与该第一子接合部11a对应的第二子接合部11b的长度为L2,则L1<(L1+L2)/2,或L1<L2。当然,如图1所示,在第二方向上,第一子接合部11a的长度L1还可以大于对应第二子接合部11b的长度L2。
在图1和图2的示例中,接合部11为104个,本体1在第一方向上的长度为1248mm,本体1在第一方向上的两侧预留有mark区域,mark区域的宽度h1=500μm,接合部11下端与本体1边沿之间的距离h2=110μm,相邻两个接合部11之间在第一方向上的距离h3=110μm,第一子接合部11a在第一方向上的宽度t1=70μm,第二子接合部11b在第一方向上的宽度t2=50μm,接合部11的面积S=L1*t1+L2*t2;其中,图1中,第一子接合部11a在第二方向上的长度L1=400μm,第二子接合部11b在第二方向上的长度L2=300μm;图2中,第一子接合部11a在第二方向上的长度L1=300μm,第二子接合部11b在第二方向上的长度L2=400μm。
在同样条件下,将接合部整体设置为矩形结构,接合部在第一方向上的宽度为70μm,接合部可以设置95个,从而在信号传输数量较多时,这种设置方式无法满足测试输出信号等需求。为此,本申请中,通过将接合部11的第一子接合部11a与相邻接合部11的第二子接合部11b相对设置、接合部11的第二子接合部11b与相邻接合部11的第一子接合部11a相对设置,且第一子接合部11a的长度可以小于对应第二子接合部11b的长度,可以使得在同样条件(本体尺寸相同,相邻接合部在第一方向上的距离相同等)下,有效利用相邻两个接合部11之间的间隔,以布置更多数量的接合部11,可以增多测试信号、监控信号等信号的数量,从而满足信号传输数量较多时的传输需求,监控与测试显示模组200的面板内部信号、功能,可以改善显示模组200的显示效果、耐受性和适用性
可以理解的是,当相邻两个接合部11均包括第一子接合部11a和第二子接合部11b、且相邻两个接合部11的结构相同时,则两个接合部11的第一子接合部11a的长度也相等、两个接合部11的第二子接合部11b的长度也相等;当相邻两个接合部11均包括第一子接合部11a和第二子接合部11b、且相邻两个接合部11的结构不同时,两个接合部11的第一子接合部11a的长度可以不等、和/或、两个接合部11的第二子接合部11b的长度可以不等。
在一些实施例中,如图4所示,每个接合部11包括第一子接合部11a和第二子接合部11b,第一子接合部11a适于与硬质电路板106打线连接,例如第一子接合部11a可以通过铝线与硬质电路板106电连接,由于第一子接合部11a的宽度较大,便于保证芯片100与硬质电路板106连接可靠;在第一方向上,第一子接合部11a的宽度大于打线宽度,从而可以满足铝线的宽度需求,以保证打线的拉力要求,有利于提升打线良率与可靠性。
例如,在图4的示例中,第一子接合部11a在第一方向上的宽度t1=70μm,打线的宽度为45μm,打线设备的误差为±5μm,则第一子接合部11a的宽度可以匹配打线设备的误差,并满足打线的偏移误差,满足打线的宽度需求,从而保证打线的拉力要求,提升打线良率和可靠性,保证芯片100与硬质电路板106上的金手指的可靠连接。
例如,如图5所示,柔性电路板107也具有金手指,芯片100还可以与柔性电路板107的金手指电连接,此时整个接合部11可以通过ACF胶(异方性导电胶)与柔性电路板107的金手指接触,保证芯片100与金手指具有较大的接触面积,保证ACF胶的导电粒子数量,提高芯片100与柔性电路板107之间的导电性能与接触阻抗,保证芯片100与柔性电路板107连接可靠。
由此,本申请中芯片100可以分别与硬质电路板106和柔性电路板107取得良好的兼容匹配,从而在芯片100应用于显示模组200例如AR/VR头戴显示装置、或近眼显示设备中时,可以兼容匹配光机模组结构,实现良好的均一性,从而有利于提升用户的体验感。
根据本发明第二方面实施例的显示模组200,如图6所示,显示模组200具有显示区R,且显示模组200包括芯片100,芯片100为根据本发明上述第一方面实施例的芯片100。其中,芯片100具有间隔设置的第一区域R1和第二区域R2,第一区域R1与显示区R对应设置,接合部11设在第二区域R2内,接合部11适于形成为信号接口,例如接合部11可以实现外部电信号例如外部电源等信号与显示模组100内部电路的连接,此时接合部11可以理解为外部电信号与内部电路的连接通道,是外部电源等信号的输入接口。
由此,根据本发明实施例的显示模组200,通过采用上述的芯片100,可以提升显示模组200的bonding良率和显示效果。
在一些实施例中,如图7所示,显示模组200还包括硅基板101、盖板102、有机发光器件103和彩膜薄膜层104,硅基板101和盖板102沿第三方向(例如,图7中的CC’方向)相对设置,有机发光器件103设在硅基板101和盖板102之间,且有机发光器件103包括像素驱动电路层1031、阳极层1032、有机发光层1033和阴极层1034,像素驱动电路层1031、阳极层1032、有机发光层1033和阴极层1034沿第三方向依次层叠设置,且像素驱动电路层1031设在硅基板101的面向盖板102的一侧表面上,彩膜薄膜层104设在盖板102和有机发光器件103之间,且彩膜薄膜层104与盖板102和有机发光器件103中间分别设有封装层105,则彩膜薄膜层104与盖板102之间设有封装层105,彩膜薄膜层104与有机发光器件103之间也设有封装层105,以实现彩膜薄膜层104的有效封装,阻挡水汽、氧气等进入,起到保护作用,延长显示模组200的使用寿命,同时盖板102也可以起到保护彩膜薄膜层104的作用。
例如,在图7的示例中,盖板102为透明件,例如盖板102为高透过率的素玻璃件,像素驱动电路层1031采用CMOS工艺制作在硅基板101上,阳极层1032可以由ITO(氧化铟锡)制成,使得阳极层1032具有较高的透过率、高功函数等,有机发光层1033可以由有机材料制成,以利用有机材料的发光特性,在有机发光层1033通电后实现发光,阴极层1034可以为金属层,且阴极层1034可以采用镁或银合金制成;彩膜薄膜层104包括多个像素单元,每个像素单元包括第一子像素1041、第二子像素1042和第三子像素1043,其中,第一子像素1041为红色子像素,第二子像素1042为绿色子像素,第三子像素1043为蓝色子像素。彩膜薄膜层104与有机发光层1033相匹配,实现发射光的彩色化显示。
封装层105可以采用密封特性较好的有机材料、无机材料中的一种或者多种结合制作而成,以保护彩膜薄膜层104,达到较好的密封作用。
可选地,显示模组200可以为micro-OLED显示模组,有机发光器件103可以为有机发光二极管器件,以硅基板101为衬底的OLED显示模组具有体积小、分辨率高的特点,可以采用集成电路CMOS工艺制成,以实现像素的有源寻址,具有TCON、OCP等多种电路,便于实现轻量化,可以应用于近眼显示、虚拟现实、增强现实等领域中,特别可以用于AR/VR头戴显示装置中。
根据本发明实施例的显示模组200的其他构成以及操作对于本领域普通技术人员而言都是已知的,这里不再详细描述。
下面参考图1和图2以两个具体的实施例详细描述根据本发明实施例的芯片100。值得理解的是,下述描述仅是示例性说明,而不是对发明的具体限制。
实施例一
在本实施例中,如图1所示,芯片100包括本体1,本体1上具有多个接合部11,多个接合部11沿AA’方向间隔设置,每个接合部11包括第一子接合部11a和第二子接合部11b,第一子接合部11a和第二子接合部11b均形成为矩形结构,第一子接合部11a和第二子接合部11b沿BB’方向设置且形成为一体结构,在AA’方向上,第一子接合部11a的宽度大于第二子接合部11b的宽度。
任意相邻两个接合部11的结构相同,且在第一方向上,所有接合部11的两端分别齐平设置,接合部11的第一子接合部11a和对应第二子接合部11b同轴设置,第一子接合部11a的沿BB’方向延伸的中心轴线与第二子接合部11b的沿BB’方向延伸的中心轴线重合。
如图1所示,多个接合部11包括多个第一接合部111和多个第二接合部112,多个第一接合部111和多个第二接合部112沿AA’方向交错设置,使得相邻两个第一接合部111之间设有一个第二接合部112、且相邻两个第二接合部112之间设有一个第一接合部111。其中,第一接合部111的第一子接合部11a与相邻第二接合部112的第二子接合部11b沿AA’方向相对设置,第一接合部111的第二子接合部11b与相邻第二接合部112的第一子接合部11a沿AA’方向相对设置,第一接合部111的结构与第二接合部112的结构相同。
如图1所示,在BB’方向上,第一子接合部11a的长度L1大于对应第二子接合部11b的长度L2。
实施例二
如图2所示,本实施例与实施例一的结构大致相同,其中相同的部件采用相同的附图标记,不同之处在于:在BB’方向上,第一子接合部11a的长度L1小于对应第二子接合部11b的长度L2。
在本发明的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中,除非另有说明,“多个”的含义是两个或两个以上。
在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例,本领域的普通技术人员可以理解:在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型,本发明的范围由权利要求及其等同物限定。

Claims (10)

1.一种芯片,其特征在于,包括:
本体,所述本体上具有多个接合部,多个所述接合部沿第一方向间隔设置,至少一个所述接合部包括第一子接合部和第二子接合部,所述第一子接合部和所述第二子接合部沿第二方向设置且形成为一体结构,在所述第一方向上,所述第一子接合部的宽度大于所述第二子接合部的宽度,其中,所述第二方向与所述第一方向垂直;
至少相邻两个所述接合部均包括所述第一子接合部和所述第二子接合部。
多个所述接合部中的其中相邻两个均包括所述第一子接合部和所述第二子接合部,在第一方向上,其中一个所述接合部的所述第一子接合部与相邻所述接合部的所述第二子接合部相对设置,其中一个所述接合部的所述第二子接合部与相邻所述接合部的所述第一子接合部相对设置。
2.根据权利要求1所述的芯片,其特征在于,在所述第一方向上,所述接合部的所述第一子接合部和所述第二子接合部同轴设置或非同轴设置。
3.根据权利要求2所述的芯片,其特征在于,在所述第一方向上,所述接合部的所述第一子接合部的一端与所述第二子接合部的一端齐平设置。
4.根据权利要求1所述的芯片,其特征在于,任意相邻两个所述接合部的结构相同或不同。
5.根据权利要求1所述的芯片,其特征在于,在所述第二方向上,多个所述接合部的两端分别齐平设置。
6.根据权利要求1所述的芯片,其特征在于,所述接合部凸出于所述本体设置,和/或,所述接合部凹入所述本体设置。
7.根据权利要求1所述的芯片,其特征在于,在所述第二方向上,所述第一子接合部的长度小于或等于所述第一子接合部和对应所述第二子接合部长度之和的一半。
8.根据权利要求1所述的芯片,其特征在于,每个所述接合部包括所述第一子接合部和所述第二子接合部,所述第一子接合部适于与硬质电路板打线连接,在所述第一方向上,所述第一子接合部的宽度大于打线宽度。
9.一种显示模组,其特征在于,所述显示模组具有显示区,且包括:
芯片,所述芯片为根据权利要求1-8中任一项所述的芯片,且所述芯片具有间隔设置的第一区域和第二区域,所述第一区域与所述显示区对应设置,所述接合部设在所述第二区域内,所述接合部适于形成为信号接口。
10.根据权利要求9所述的显示模组,其特征在于,还包括:
硅基板和盖板,所述硅基板和所述盖板沿第三方向相对设置;
有机发光器件,所述有机发光器件设在所述硅基板和所述盖板之间,且包括像素驱动电路层、阳极层、有机发光层和阴极层,所述像素驱动电路层、所述阳极层、所述有机发光层和所述阴极层沿所述第三方向依次层叠设置,且所述像素驱动电路层设在所述硅基板的面向所述盖板的一侧表面上;
彩膜薄膜层,所述彩膜薄膜层设在所述盖板和所述有机发光器件之间,且所述彩膜薄膜层与所述盖板和所述有机发光器件之间分别设有封装层。
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Publication number Priority date Publication date Assignee Title
JP4801296B2 (ja) * 2001-09-07 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100752028B1 (ko) * 2005-12-06 2007-08-28 삼성전기주식회사 브릿지형 패턴을 이용한 솔더 접합 구조
JP5125632B2 (ja) * 2008-03-10 2013-01-23 セイコーエプソン株式会社 実装構造体および電気光学装置
US8558396B2 (en) * 2011-07-12 2013-10-15 Intersil Americas Inc. Bond pad configurations for semiconductor dies
JP6427360B2 (ja) * 2014-08-22 2018-11-21 株式会社ジャパンディスプレイ 表示装置
CN108628488B (zh) * 2017-03-24 2021-06-29 南京瀚宇彩欣科技有限责任公司 内嵌式触控显示装置以及相关测试系统与测试方法
JP2020113722A (ja) * 2019-01-17 2020-07-27 日本特殊陶業株式会社 パッケージ
CN111208684B (zh) * 2020-03-06 2023-05-23 京东方科技集团股份有限公司 芯片模组及显示装置
CN113826156B (zh) * 2020-03-27 2022-12-30 京东方科技集团股份有限公司 显示面板和显示装置
CN212694226U (zh) * 2020-07-17 2021-03-12 昆山龙腾光电股份有限公司 一种驱动显示芯片及显示模组
CN111916019B (zh) * 2020-08-26 2022-11-01 上海中航光电子有限公司 驱动芯片及显示装置
CN112436050B (zh) * 2020-12-28 2022-08-19 昆山工研院新型平板显示技术中心有限公司 显示面板及显示装置

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