CN113053740A - 半导体器件及其制造方法 - Google Patents

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CN113053740A
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bias
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substrate
chamber
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周君易
郑柏贤
陈则安
陈敏璋
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种制造半导体器件的方法包括在晶圆上方形成伪栅极结构。栅极间隔件形成在伪栅极结构的任意一侧上。去除伪栅极结构以在栅极间隔件之间形成栅极沟槽。栅极介电层形成在栅极沟槽中。在该栅极介电层上方形成栅电极。形成栅极介电层包括向晶圆施加第一偏压。在接通第一偏压的情况下，第一前体被馈送到晶圆。第一偏压关闭。在关闭第一偏压之后，第二前体被馈送到晶圆。根据本申请的其他实施例，还提供了半导体器件。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。在IC演进的过程中，功能密度(即，每一芯片面积上互连器件的数量)已增加，而几何尺寸(即，使用制造工艺可产生的最小组件或线)有所降低。这种按比例缩小工艺增加生产效率和降低相关成本。
这种按比例缩小还增加了处理和制造ICs的复杂性并且，为了实现这些进步，需要IC处理和制造方面的相似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。
发明内容
根据本申请的一个实施例，提供了一种制造半导体器件的方法，包括：在晶圆上方形成伪栅极结构；在伪栅极结构的任一侧上形成栅极间隔件；去除伪栅极结构以在栅极间隔件之间形成栅极沟槽；在栅极沟槽中沉积栅极介电层，包括：对晶圆施加第一偏压；在第一偏压被接通的情况下，向晶圆馈送第一前体；关闭第一偏压；以及在关闭第一偏压之后，向晶圆馈送第二前体；以及在栅极介电层上方形成栅电极。
根据本申请的另一个实施例，提供了一种制造半导体器件的方法，包括：在衬底之上形成掩模层；通过使用掩模层作为掩模对衬底图案化以在衬底中形成沟槽；以及在沟槽中形成隔离结构，包括：向衬底馈送第一前体；在馈送第一前体之后向衬底施加偏压；在偏压接通的情况下，向衬底馈送第二前体；以及重复馈送第一前体，施加偏压，并馈送第二前体。
根据本申请的又一个实施例，提供了一种半导体器件，包括：导电部件；导电部件之上的第一介电层；第一介电层中并且在导电部件之上的通孔；第一介电层之上的蚀刻停止层(ESL),其中ESL的侧面与通孔的侧壁相接；在ESL之上的第二介电层；以及在第二介电层中和通孔上方的导线，导线与ESL的侧面和ESL的顶面接触。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A至图1E是根据本公开的一些实施例的用于制造半导体结构的方法在各个阶段的立体图。
图2是根据本公开的一些实施例的偏压感应的选择性ALD工艺的方法的流程图。
图3是根据本公开的一些实施例的制造装置的示意图。
图4A至图4E是根据本公开的一些实施例的在各个阶段的沿图1C的线A-A截取的横截面图。
图5是根据一些实施例提供的偏压脉冲和前体的时序图。
图6A至图6E是根据本公开的一些实施例的在各个阶段的沿图1C的线A-A截取的横截面图。
图7是根据本公开的一些实施例的偏压感应的选择性ALD工艺的方法的流程图。
图8A至图8E是根据本公开的一些实施例的在各个阶段的沿图1C的线A-A截取的横截面图。
图9是根据一些实施例提供的偏压脉冲和前体的时序图。
图10A至图10I是根据本公开的一些实施例的用于制造半导体器件的方法在各个阶段的立体图。
图11A至图11F是根据本公开的一些实施例的在各个阶段的沿图10F的线B-B截取的横截面图。
图12A至图12F是根据本公开的一些实施例的在各个阶段的沿图10F的线B-B截取的横截面图。
图13A至图13F是根据本公开的一些实施例的在各个阶段的沿图10F的线B-B截取的横截面图。
图14是根据一些实施例的半导体器件的立体图。
图15A至图15K是根据本公开的一些实施例的用于制造半导体结构的方法在各个阶段的立体图。
图16A至图16G是根据本公开的一些实施例的用于制造半导体结构的方法在各个阶段的立体图。
具体实施方式
为了实施本发明的不同部件，以下公开提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施方式，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施方式。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
如本文中所使用的，“大致”、“约”、“近似”、或“基本上”应当通常是指在给定数值或范围的20％内、或10％内、或5％内。本文中给定的数字量是近似的，意指，如果没有明确说明，那么可以以术语“大致”、“约”、“近似”、或“基本上”来推测。
可以通过任何合适的方法图案化鳍。例如，可以使用包括双图案化工艺或多图案化工艺的一个或多个光刻工艺来图案化鳍。通常地，双图案化或多图案化工艺将光刻工艺和自对准工艺结合在一起，从而允许产生，例如，具有比使用单个、直接的光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后，去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。
本公开的实施例涉及半导体结构以及通过执行偏压感应的选择性原子层沉积(ALD)工艺来形成半导体结构的方法。这些实施例在下文中在块体硅衬底上形成具有单个鳍或多个鳍的FinFET晶体管的背景下论述。
图1A至图1E是根据本公开的一些实施例的用于制造半导体结构的方法在各个阶段的立体图。在一些实施例中，图1A至图1E中所示的半导体结构可以是在集成电路(IC)或其部分的处理期间制造的中间器件，集成电路(IC)或其部分可以包括静态随机存取存储器(SRAM)；逻辑电路；诸如电阻器、电容器、和电感器的无源组件；以及诸如p型FET(PFETs)、n型FETs(NFETs)、多栅极FETs、金属氧化物半导体场效应晶体管(MOSFETs)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元、和它们的组合的有源组件。
参照图1A。提供衬底110。该衬底110包括n型区域100n和p型区域100p。将在n型区域100n上形成N型器件(诸如，NFETs)，并且将在p型区域100p上形成p型器件(诸如，PFETs)。在一些实施例中，衬底110可以包括硅(Si)。可选地，衬底110可以包括锗(Ge)、硅锗、砷化镓(GaAs)、或其他适当的半导体材料。在一些实施例中，该衬底110可以包括外延层。此外，衬底110可以包括其中具有掩埋介电层的绝缘体上半导体(SOI)结构。掩埋介电层可以是由，例如，掩埋氧化物(BOX)层。SOI结构可以通过被称为通过氧注入的分离(SIMOX)技术、晶圆接合、选择性外延生长(SEG)、或其他合适的方法形成。
在衬底110的顶面112上方形成掩模层120(可以是硬掩模层)。在一些实施例中，掩模层120包括氮化物。例如，掩模层120由氮化硅(SiN)制成。但是，也可以使用其他材料，诸如SiON、碳化硅、或其组合。可以通过诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、或低压化学气相沉积(LPCVD)的工艺形成掩模层120。可选地，掩模层120可以由氧化硅制成并且然后通过氮化物转化为SiN。
在一些实施例中，在衬底110的顶面112上方并且在掩模层120和衬底110之间形成保护层130。保护层130保护顶面112免于与掩模层120直接接触。例如，保护层130可以保护在衬底110中形成的有源区域。有源区域用于形成器件(诸如晶体管、电阻器等)。取决于要形成的器件，有源区域可以包括由设计条件确定的n阱或p阱。在一些实施例中，保护层130由热氧化物制成。一旦形成，就通过合适的光刻和蚀刻工艺对掩模层120和保护层130进行图案化以在顶面112上方形成开口132。
参考图1B。通过诸如反应离子蚀刻(RIE)的蚀刻工艺去除衬底110的穿过开口132(见图1A)的暴露部分，以便在衬底110中形成沟槽114。在一些实施例中，蚀刻衬底110以形成半导体鳍116，并且沟槽114被配置为将相邻的两个半导体鳍116分开。换句话说，半导体鳍116之一在相邻的两个沟槽114之间。
参考图1C。隔离材料140’选择性地形成在沟槽114中。隔离材料140’通过执行偏压感应的选择性ALD工艺来形成，如下面更详细地描述。原子层沉积(ALD)是一种填充电介质的方法，该方法包括在衬底110上方沉积前体的单层，净化腔室，以及引入与前体反应的反应物以留下产物的单层。该循环可以重复多次以构建具有足够厚度以起作用的层。沉积层的厚度由ALD工艺的沉积循环确定。
图2是根据本公开的一些实施例的偏压感应的选择性ALD工艺的方法M1的流程图。图3是根据本公开的一些实施例的制造装置200的示意图。图4A至图4E是根据本公开的一些实施例的在各个阶段的沿图1C的线A-A截取的横截面图。在一些实施例中，图1C中的隔离材料140’形成在图3的制造装置200中。应该注意，仅示出图4B至图4D中所示的前体的尺寸，并且不限制实施例的范围。
参考图2、图3、和图4A。在方法M1的操作S12中，将晶圆放置在制造装置的吸盘上。例如，晶圆(例如，图1B中的结构)被放置在制造装置200的吸盘220上。在一些实施例中，制造装置200包括腔室210、吸盘220、等离子体源230、以及前体传送器240。吸盘220在腔室210中，并且等离子体源230和前体传送器240连接至腔室210。
等离子体源230可以是与腔室210分开的远程等离子体系统。可以将处理气体和载气引入等离子体源230中，并激发处理气体以产生包含等离子体的反应气体。反应气体是等离子体离子的活性种。在一些实施例中，使用微波排出处理气体以产生包含等离子体的反应气体。使用微波振荡器产生微波，并且使用光波导将微波引入等离子体源230。然后，将反应气体通过导管馈送到腔室210中。
在一些实施例中，制造装置200进一步包括涡轮泵250和压力控制器260(例如，自动压力控制器(APC))。涡轮泵250通过压力控制器260连接到腔室210。在一些实施例中，当晶圆被放置在腔室210中时，通过涡轮泵250将真空施加到腔室210以去除氧气和水分。压力控制器260被配置为控制腔室210内部的压力。在一些实施例中，当将晶圆放置在腔室210中时，在操作S14之前将温度升高到适合于ALD沉积的可接受水平。
在方法M1的操作S14中，对吸盘施加偏压。该偏压可以是DC偏压和/或射频(RF)偏压。例如，在图4A的情况下，RF偏压被施加到吸盘220。利用RF偏压，由于掩模层120(例如，介电层)的导电性低于衬底110(例如，半导体材料)的导电性，电荷(在这种情况下，即电子)在掩模层120内移动较少，从而如图4A所示，更多的电荷保留在掩模层120的表面附近。此外，由于电子比离子轻，因此电子更容易积聚在掩模层120的表面附近。
在一些实施例中，制造装置200进一步包括如图3所示的连接至吸盘220的偏压源270。偏压源270被配置为向吸盘220并因此向位于其上的晶圆施加偏压。在一些实施例中，偏压源270被配置为向吸盘220施加DC和/或RF偏压。在一些实施例中，偏压源270被配置为向吸盘220施加正或负DC偏压以加速或减速选择性ALD工艺的沉积率。在一些实施例中，偏压可具有大于约0W且等于或小于约50W，例如约20W的功率。如果功率大于约50W，则腔室210中的气体(例如，前体/处理气体)可被电离以形成等离子体，等离子体可轰击晶圆以损坏其上形成的结构。在一些实施例中，该偏压是RF偏压，并且其频率范围在约3kHz至约300GHz的范围内。
图5是根据一些实施例提供的偏压脉冲和前体的时序图。参考图3、图4A、和图5。在图5中，施加到吸盘220的偏压持续第一时段T1。在将前体馈送至腔室210中之前施加偏压。一旦将RF偏压施加到吸盘220，电子便移动到掩模层120的表面。因此，在这种情况下，掩模层120的表面带负电。
在方法M1的操作S16中，将第一前体馈送至制造装置的腔室中。参考图3和图4B。例如，将第一前体P1(例如，在这种情况下为H2O)从前体传送器240馈送至腔室210中。如图4B所示，每个H2O分子是极性分子并且具有在其氧原子附近的轻微的负电荷及在其氢原子附近的轻微正电荷。掩模层120的表面附近的负电荷(电子)由于它们的部分负电荷(氧)而排斥H2O分子。H2O分子可能大部分被衬底110吸引，因此大部分被沉积在衬底110上而不是掩模层120上。换句话说，更多的H2O分子被沉积在衬底110上而不是掩模层120上。如图4C所示，H2O分子大部分被吸收在衬底110的表面112上。在一些实施例中，仍然有一些H2O分子被吸收在介电材料(即，在这种情况下的掩模层120和焊盘层130)的表面上。
参考图5的时序图。在施加到吸盘220的偏压接通之后并且在偏压关闭之前，将第一前体P1馈送到腔室210中持续第二时段T2。在一些实施例中，第二时段T2比第一时段T1短很多倍。例如，第一时段T1可以是第二时段T2的十倍或更多倍。此外，在停止馈送第一前体P1之后，关闭偏压。第三时段T3在偏压供应的开始与第一前体馈送的开始之间，并且第四时段T4在第一前体馈送的结束(即，停止第一前体馈送)和偏压供应的结束(即，关闭偏压供应)之间。在一些实施例中，第三时段T3足够长以给掩模层120充电，并且第四时段T4足够长以提供第一前体沉积的反应时间。
参考图3和图4B。在一些实施例中，当将第一前体P1馈送到腔室210中时，腔室210中的压力可以改变。变化的压力会干扰吸盘220上的电荷分布。压力控制器260被配置为将压力维持在预定的范围值。利用该配置，腔室210中的压力被良好地控制，并且由在操作S14中施加的偏压引起的电荷分布可以维持在基本稳定的状态。换句话说，压力控制器260防止当第一前体P1被馈送到腔室210中时电荷分布受到干扰。
在一些实施例中，在操作S14和操作S16期间，关闭等离子体源230，使得当将偏压施加到吸盘220时，腔室210中没有等离子体或有微不足道的等离子体。在一些其他实施例中，第一前体P1是等离子体，并且第一前体P1从等离子体源230馈送至腔室210中。在此工艺期间中，等离子体来自等离子体源230而不是在腔室210中，因此具有较低功率的偏压可以施加至吸盘220以执行选择性ALD工艺，因为施加至吸盘220的偏压与等离子体的产生无关。
在方法M1的操作S18中，关闭偏压，然后在方法M1的操作S20中，将过量的第一前体净化出腔室。具体地，在时段T2和时段T4期间，一些第一前体P1被吸收到衬底110的表面112上(见图5)。在第四时段T4之后，偏压被关闭，使得掩模层120的表面附近的电子逐渐消失。然后，基本上不含氧气和水分(例如，小于约1体积％、小于约0.1％、约0.01％、约0.001％、或更低)的诸如惰性气体(Ar或N2)之类的充换气体进入腔室210以将未被吸收在衬底110、掩模层120、和焊盘层130上的过量的第一前体P1从腔室210中净化。
在一些实施例中，图3中的制造装置200进一步包括旋转泵280和阀(例如，停止阀)285。旋转泵280经由阀285连接至腔室210，并且旋转泵280配置成当压力控制器260关闭时将腔室210中的充换气体和过量的第一前体P1泵出。在一些其他实施例中，当压力控制器260开启时，涡轮泵250可将腔室210中的充换气体和过量的第一前体P1泵出。在一些实施例中，图3中的制造装置200还包括连接至腔室210、阀285、和压力控制器260的过滤器(例如，捕集过滤器)290。过滤器290被配置为捕集气体(例如，充换气体和/或前体)并且防止气体反射回腔室210。
在方法M1的操作S22中，将第二前体馈送至制造装置的腔室中。参考图3和图4D例如，第二前体P2(在这种情况下，例如硅前体)从前体传送器240馈送至腔室210中。如图4D所示，第二前体P2被吸收在衬底110上的第一前体吸引(在这种情况下，-OH)。第二前体P2可能被-OH吸引，因此更多的第二前体P2沉积在衬底110的表面112上，更少的第二前体P2沉积在掩模层120和焊盘层130的表面上。如图4E所示，在衬底110、掩模层120、和焊盘层130的表面上形成介电膜140”。
在图4E中，介电膜140”的与衬底110接触的一部分比介电膜140”的与掩模层120接触的另一部分更加致密。例如，掩模层120的表面的大部分面积可以被介电膜140”暴露出，而衬底110的表面112的大部分面积被介电膜140”覆盖。因此，执行偏压感应的选择性ALD工艺以比在掩模层120和焊盘层130上更快的沉积速率在衬底110上选择性地沉积介电膜140”。在一些实施例中，介电膜140”是单层。
在一些实施例中，介电膜140”可以是诸如SiO2的含硅层。在这种情况下，第二前体P2可以是(3-氨基丙基)三乙氧基硅烷、N-仲丁基(三甲基甲硅烷基)胺、三(二甲基氨基)硅烷(TDMAS)、原硅酸四乙酯(TEOS)、SiCl4、三(叔丁氧基)硅烷醇(TBS)、三(叔戊氧基)硅烷(TPS)、或其他合适的材料。在一些其他实施例中，介电膜140”可以包括其他合适的材料(诸如高k材料)。
在图5中，第二前体P2的充换保持第五时段T5。在一些实施例中，第六时段T6在时段T4和时段T5之间。在一些实施例中，第六时段T6用于中和掩模层120的表面。此外，第七时段T7在第五时段T5和下一个第一时段T1之间。在一些实施例中，第七时段T7提供第二前体沉积的反应时间。
在方法M1的操作S24中，将过量的第二前体净化出腔室。具体地，在时段T5和时段T7期间，第二前体P2大部分被吸收到衬底110的表面112(见图5)。在第五时段T5之后，诸如惰性气体(Ar或N2)的充换气体再次进入腔室210，以将过量的第二前体P2从腔室210中净化。
在操作S24之后，如图4E所示，介电膜140”大部分形成在衬底110的表面112上，并且该介电膜140”可以暴露出掩模层120(和焊盘层130)的部分表面。即，选择性ALD沉积工艺导致没有或有可微不足道的沉积在掩模层120和焊盘层130上的介电膜140”。例如，介电膜140”无意地沉积在掩模层120上并且焊盘层130可以具有比沉积在衬底110上的厚度更薄的厚度。然后，方法M1进行到操作S14以重复操作S14至操作S24，并且在介电膜140”上形成另一介电膜。如图1C所示，操作S14至操作S24的循环可以重复多次以在沟槽114中形成隔离材料140’。
在方法M1的操作S26中，将晶圆从腔室中取出。具体地，在偏压感应的选择性ALD工艺(即，在这种情况下，将隔离材料140’填充在沟槽114中)之后，完成沉积工艺，并且将晶圆从腔室中取出(例如，通过使用一个或多个机械臂在腔室外加载至放置在腔室装载口上的晶圆盒上)以处理下一制造工艺。
参考图1D。进行平坦化工艺以去除沟槽114外侧的掩模层120、焊盘层130、和隔离材料140’，从而暴露出半导体鳍116。在一些实施例中，平坦化工艺是化学机械抛光(CMP)工艺。在一些实施例中，只要对选择性ALD工艺进行很好的控制以致没有在掩模层120上沉积隔离材料140’，就可以省略CMP工艺。在这种情况下，可以可选地执行附加的蚀刻工艺以从鳍116去除去除掩膜层120和焊盘层130。
参考图1E。使图1D的隔离材料140’凹进以形成与半导体鳍116相邻并与之接触的隔离结构140，并且半导体鳍116的部分从隔离结构140突出。在接下来的步骤中，前段制程(FEOL)工艺继续在半导体鳍116上形成源极/漏极区域(例如，n掺杂或p掺杂的外延结构、n掺杂或p掺杂的注入区域等)、栅极介电层和栅电极以完成FinFETs的制造，并且后段制程(BEOL)工艺遵循FEOL工艺以在FinFETs上方形成金属触点、金属通孔和金属线以完成集成电路(ICs)的制造。
在图1C中，通过执行偏压感应的选择性ALD工艺来形成隔离材料140’。通过在吸盘220上提供偏压，电荷在不同的材料中具有不同的分布。电荷可吸引或排斥前体以增加或减少相应的沉积速率。在一些其他实施例中，当在介电层(即，掩模层120)和半导体层(即，衬底110)之间具有高沉积选择性时，可以省略图1D所示的平坦化工艺。此外，可以省略可以使用附加的沉积工艺形成并引起缺陷问题的自对准单层(SAMs)，以简化制造工艺。
图1C中的隔离材料140’可以使用其他偏压和/或前体形成。图6A至图6E是根据本公开的一些实施例的在各个阶段的沿图1C的线A-A截取的横截面图。贯穿各个视图和说明性实施例，相同的参考标号用于指定相同的元件。本实施例可重复在图4A至图4E中使用的参考标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。在下面的实施例中，下文中不再重复前面描述的结构和材料细节，并且仅提供进一步的信息以执行图6A至图6E的半导体器件。在一些实施例中，在图3的制造装置200中和/或使用图2中的方法M1执行图6A至图6E中的隔离材料140’的形成。在一些实施例中，图5的时间表也被应用于图6A至图6E的制造工艺。应该注意，仅示出图6A至图6D中示出的前体的尺寸，并且不限制实施例的范围。
参考图2、图3、和图6A。在方法M1的操作S12中，将晶圆放置在制造装置的吸盘上。在一些实施例中，结构(即，衬底110和掩模层120)的表面可以用终止物质TS终止。在一些示例中，终止物质TS为氢氧化物(-OH)、氧(-O)等。例如，由于在衬底110和掩模层120的表面上执行的清洁或光刻胶剥离工艺和/或通过暴露出衬底110和掩模层120的表面，可以发生对含有氧的自然环境被氢氧化物(-OH)和/或氧(-O)终止。终止物种TS可以是其他物种，诸如氢(-H)、氮(-N)、氨(-NH3)等，诸如取决于在表面上执行的清洁和/或剥离工艺。在一些实施例中，衬底110和掩模层120的表面初始地携带终止物种TS。即，衬底110和掩模层120包括终止物质TS本身。在一些其他实施例中，衬底110和掩模层120的表面最初是中性的，并且可以在表面上执行表面处理(例如，上述的清洁和/或剥离工艺)以改变或修改表面终止。在又一些其他实施例中，将H2O馈送至腔室110中以在表面上形成终止物质TS。
在方法M1的操作S14中，将偏压施加到吸盘。在图6A的情况下，该偏压是负DC偏压。利用负DC偏压，由于衬底110(例如，半导体材料)的导电性高于掩模层120(例如，介电层)的导电性，电荷(在这种情况下，即电子)在衬底110内积聚，使得，如图6A所示，更多的电荷保留在衬底110的表面附近。图3中的偏压源270被配置为将负DC偏压施加至吸盘220，并且该偏压可以具有大于约0W并且等于或小于约50W，例如，约20W的功率。
在一些实施例中，如图5所示，施加到吸盘220的偏压使第一时段Tl继续。在将前体馈送至腔室210中之前施加偏压。一旦将负DC偏压施加到吸盘220，电子便移动到衬底110的表面。因此，在这种情况下，衬底110的表面带负电。
在方法M1的操作S16中，将第一前体馈送至制造装置的腔室中。参考图3和图6B。例如，第一前体P1’(在这种情况下，例如硅前体)从前体传送器240馈送至腔室210中。在一些实施例中，通过控制腔室210的温度和/或将反应气体馈送至腔室210中，发生化学反应，从而从第一前体P1’中除去取代基，因此第一前体P1’部分变为正。具有部分正电荷的第一前体P1’大部分被衬底110吸引，因此大部分沉积在衬底110上而不是在掩模层120上。如图6C所示，第一前体P1’大部分被吸收在衬底110的表面112上。在一些实施例中，仍然有一些第一前体P1’被吸收在介电材料(即，在这种情况下的掩模层120和焊盘层130)的表面上。
在第二时段T2中，第一前体P1’被馈送至腔室210中(见图5)。在一些实施例中，图5中的第三时段T3足够长以给掩模层120充电，并且图5的第四时段T4足够长以提供第一前体沉积的反应时间。此外，在操作S14和操作S16期间，关闭等离子体源230，使得当将偏压施加到吸盘220时，腔室210中没有等离子体或有微不足道的等离子体。在一些其他实施例中，第一前体P1’是等离子体，并且第一前体P1’从等离子体源230馈送至腔室210中。在此工艺期间中，等离子体来自等离子体源230而不是在腔室210中，因此具有较低功率的偏压可以施加至吸盘220以执行选择性ALD工艺。
在方法M1的操作S18中，关闭偏压，然后在方法M1的操作S20中，将过量的第一前体净化出腔室。在方法M1的操作S22中，将第二前体馈送至制造装置的腔室中。参考图3和图6D。例如，将第二前体P2’(例如，在这种情况下为氧化剂，诸如H2O蒸气、O3、或O2等离子体)从前体传送器240或等离子体源230(用于O2等离子体氧化剂)馈送至腔室210中。如图6D所示，第二前体P2’被吸收在衬底110上的第一前体吸引。第二前体P2’可能被第一前体吸引，因此更多的第二前体P2’沉积在衬底110的表面上，更少的第二前体P2’沉积在掩模层120和焊盘层130的表面上。如图6E所示，在衬底110、掩模层120、和焊盘层130的表面上形成介电膜140”。
在图5中，第二前体P2’的充换保持第五时段T5。在一些实施例中，图5的第六时段T6用于中和衬底110的表面112。在一些实施例中，图5的第七时段T7提供第二前体沉积的反应时间。
在方法M1的操作S24中，将过量的第二前体净化出腔室。在操作S24之后，如图6E所示，介电膜140”大部分形成在衬底110的表面上，并且该介电膜140”可以暴露出掩模层120(和焊盘层130)的部分表面。即，选择性ALD沉积工艺导致没有或有微不足道的沉积在掩模层120和焊盘层130上的介电膜140”。然后，方法M1进行到操作S14以重复操作S14至操作S24，并且在介电膜140”上形成另一介电膜。如图1C所示，操作S14至操作S24的循环可以重复多次以在沟槽114中形成隔离材料140’。在方法M1的操作S26中，将晶圆从腔室中取出以进行下一制造工艺。
图7是根据本公开的一些实施例的偏压感应的选择性ALD工艺的方法M2的流程图。图8A至图8E是根据本公开的一些实施例的在各个阶段的沿图1C的线A-A截取的横截面图。贯穿各个视图和说明性实施例，相同的参考标号用于指定相同的元件。本实施例可重复在图4A至图4E中使用的参考标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。在下面的实施例中，下文中不再重复前面描述的结构和材料细节，并且仅提供进一步的信息以执行图8A至图8E的半导体器件。在一些实施例中，在图3的制造装置200中执行图8A至图8E中的隔离材料140’的形成。应该注意，仅示出图8A至图8D中示出的前体的尺寸，并且不限制实施例的范围。
参考图3、图7、和图8A。在方法M2的操作S12中，将晶圆放置在制造装置的吸盘上。在一些实施例中，结构的表面(即，衬底110和掩模层120)可以用终止物质TS终止。在方法M2的操作S16中，将第一前体馈送至制造装置的腔室中。参考图3和图8A。例如，第一前体P1’(在这种情况下，例如硅前体)从前体传送器240馈送至腔室210中。如图8B所示，第一前体P1’被吸收在衬底110和掩模层120的表面上。
图9是根据一些实施例提供的偏压脉冲和前体的时序图。参考图3、图8A、和图9。在图9中，在第八时段T8中，将第一前体P1’馈送至腔室210中。在一些实施例中，在操作S16期间，等离子体源230被关闭，使得当将第一前体P1'馈送至腔室210中时，腔室210中没有等离子体或有微不足道的等离子体。在一些其他实施例中，第一前体P1是等离子体，并且第一前体P1从等离子体源230馈送至腔室210中。在一些实施例中，图9中的第九时段T9足够长以提供第一前体沉积的反应时间。
在方法M2的操作S20中，将过量的第一前体从腔室中净化出，如图8B所示，将第一前体吸收在衬底110和掩模层120的表面上。在方法M2的操作S14中，将偏压施加到吸盘。在图8C的情况下，该偏压是正DC偏压。利用正DC偏压，由于衬底110(例如，半导体材料)的导电性高于掩模层120(例如，介电层)的导电性，电荷(在这种情况下，即空穴)在衬底110内积聚，使得，如图8C所示，更多的电荷保留在衬底110的表面附近。图3中的偏压源270被配置为将正DC偏压施加至吸盘220，并且该偏压可以具有大于约0W并且等于或小于约50W，例如，约20W的功率。
如图9所示，在一些实施例中，施加到吸盘220的偏压继续第十时段Tl0。在将第二前体P2’馈送至腔室210中之前施加偏压。一旦将正DC偏压施加到吸盘220，电子空穴便移动到衬底110的表面112。因此，在这种情况下，衬底110的表面112带正电。
在方法M2的操作S22中，将第二前体馈送至制造装置的腔室中。参考图3和图8D。例如，将第二前体P2’(例如，在这种情况下为H2O)从前体传送器240馈送至腔室210中。衬底110的表面附近的正电荷(空穴)由于它们的部分负电荷(氧)而吸引H2O分子。H2O分子可能大部分被衬底110吸引，因此大部分被沉积在衬底110上而不是掩模层120上。如图8E所示，H2O分子大部分被吸收在衬底110的表面112上以形成介电膜140”。在一些实施例中，仍然有一些H2O分子被吸收在介电材料(即，在这种情况下的掩模层120和焊盘层130)的表面上。
参考图9。在施加到吸盘220的偏压接通之后并且在偏压关闭之前，将第一前体P2’馈送到腔室210中持续第11时段T11。在一些实施例中，第11时段T11比第十时段T10短很多倍。此外，在停止馈送第二前体P2’之后，关闭偏压。第十二时段T12在偏压供应的开始与第二前体馈送的开始之间，并且第十三时段T13在第二前体馈送的结束和偏压供应的结束之间。在一些实施例中，第十二时段T12足够长以给衬底110充电，并且第十三时段T13足够长以提供第二前体沉积的反应时间。
在方法M2的操作S18中，关闭偏压，并且在方法M2的操作S24中，将过量的第二前体净化出腔室。在操作S24之后，如图8E所示，介电膜140”大部分形成在衬底110的表面112上，并且该介电膜140”可以暴露出掩模层120(和焊盘层130)的部分表面。即，介电膜140”没有或几乎没有沉积在掩模层120和焊盘层130上。然后，方法M2进行到操作S16以重复操作S16至操作S24，并且在介电膜140”上形成另一介电膜。如图1C所示，操作S16至操作S24的循环可以重复多次以在沟槽114中形成隔离材料140’。在方法M2的操作S26中，将晶圆从腔室中取出以进行下一制造工艺。
图10A至图10I是根据本公开的一些实施例的用于制造半导体器件的方法在各个阶段的立体图。在一些实施例中，图6A至图6E中所示的半导体器件可以是在集成电路(IC)或其部分的处理期间制造的中间器件，集成电路(IC)或其部分可以包括静态随机存取存储器(SRAM)、逻辑电路、诸如电阻器、电容器和电感器的无源组件，和/或诸如p型场效应晶体管(PFETs)、n型FETs(NFETs)、多栅极FETs、金属氧化物半导体场效应晶体管(MOSFETs)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元、和它们的组合的有源组件。
参考图10A。提供一种半导体结构。半导体结构包括衬底110、多个半导体鳍116、和横向围绕半导体鳍116的隔离结构140。在一些实施例中，半导体鳍116的形成可以与图1B所示的工艺相同或相似，并且因此，不重复详细的描述。在一些实施例中，隔离结构140的形成可以类似于图1C至图1E所示的工艺。在一些其他实施例中，隔离结构140可以包括通过诸如氧化硅、氮化硅、或氮氧化硅的绝缘体材料填充沟槽。填充后的沟槽可以具有多层结构，诸如热氧化物衬垫层以及填充沟槽的氮化硅。在一些实施例中，可以通过执行可流动的CVD工艺来沉积介电材料并使用化学机械平坦化(CMP)来去除过量的介电材料来创建隔离结构140。
然后，共形地形成伪介电层310以覆盖半导体鳍116和隔离结构140。在一些实施例中，伪介电层310可以包括二氧化硅、氮化硅、高κ介电材料或其他合适的材料。在各个示例中，可以通过ALD工艺、CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、PVD工艺、或其他合适的工艺来沉积伪介电层310。举例来说，伪介电层310可用于防止通过后续处理(例如，伪栅极结构的后续形成)对半导体鳍116的损坏。
随后，在伪介电层310、半导体鳍116、和隔离结构140上方形成至少一个伪栅极结构320。伪栅极结构320包括伪栅电极322、形成在伪栅电极322上方的焊盘层324、以及在形成在焊盘层324上方的硬掩模层326。在一些实施例中，伪栅极层(未示出)可以形成在伪介电层310上方，并且焊盘层324和硬掩模层326形成在伪栅极层上方。然后，使用焊盘层324和硬掩模层326作为掩模来图案化伪栅极层，以形成伪栅电极322。如此，伪栅电极322、焊盘层324、和硬掩模层326称为伪栅极结构320。在一些实施例中，伪栅电极322可以由多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、或其他合适的材料制成。焊盘层324可以由二氧化硅或其他合适的材料制成，并且硬掩模层326可以由氮化硅或其他合适的材料制成。
参考图10B。去除伪介电层310的由伪栅极结构320未覆盖的部分以暴露出半导体鳍116。然后，至少在伪栅极结构320的相对侧上形成间隔件结构330。隔离件结构330可以包括密封间隔件和主间隔件(未示出)。间隔件结构330包括一种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅、SiCN、SiCxOyNz、或其组合。密封间隔件形成在伪栅极结构320的侧壁上，并且主间隔件形成在密封间隔件上。间隔件结构330可以使用诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、次大气压化学气相沉积(SACVD)等的沉积方法形成。间隔件结构330的形成可以包括毯式形成间隔件层，然后实施蚀刻操作以去除间隔件层的水平部分。间隔件层的其余竖直部分形成间隔件结构330。
参考图10C。然后，通过执行，例如，选择性生长工艺，在未由伪栅极结构320和间隔件结构330覆盖的半导体鳍116的部分上形成外延结构340。通过外延生长半导体材料来形成外延结构340。半导体材料包括诸如锗(Ge)或硅(Si)的单一元素半导体材料；诸如砷化镓(GaAs)或砷化铝镓(AlGaAs)的化合物半导体材料、或者诸如硅锗(SiGe)、磷砷化镓(GaAsP)的半导体合金。外延结构340具有合适的晶向(例如，(100)、(110)、或(111)晶向)。在一些实施例中，外延结构340包括源极/漏极外延结构。在一些实施例中，在需要N型器件的情况下，外延结构340可以包括外延生长的硅磷(SiP)或硅碳(SiC)。在一些实施例中，在需要P型器件的情况下，外延结构340可以包括外延生长的硅锗(SiGe)。外延工艺包括CVD沉积技术(如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、和/或其他合适的工艺。
参考图10D。接触蚀刻停止层(CESL)350共形地形成在图10C的结构上方。在一些实施例中，CESL 350可以是一个或多个应力层。在一些实施例中，CESL 350具有张应力并且由Si3N4形成。在一些其他实施例中，CESL 350包括诸如氮氧化物的材料。在又一些其他实施例中，CESL 350可以具有包括多个层的复合结构，诸如覆盖在氧化硅层上的氮化硅层。CESL350可以使用等离子体增强CVD(PECVD)形成，但是，也可以使用其他合适的方法，诸如低压CVD(LPCVD)、原子层沉积(ALD)等。
然后，在CESL 350上形成层间电介质(ILD)360。可以通过化学气相沉积(CVD)、高密度等离子体CVD、旋涂、溅射、或其他合适的方法来形成ILD 360。在一些实施例中，ILD360包括氧化硅。在一些其他实施例中，ILD 360可以包括氮氧化硅、氮化硅、或低k材料。然后，执行，诸如化学机械平坦化(CMP)工艺的平坦化工艺以平坦化ILD 360和CESL 350以暴露出伪栅极结构320。
参考图10E。采用了替换栅极(RPG)工艺方案。在RPG工艺方案中，预先形成伪多晶硅栅极(在这种情况下为图10A的伪栅极结构320)并且随后用金属栅极替换。在一些实施例中，去除伪栅极结构320以形成具有间隔结构330作为其侧壁的栅极沟槽332。在一些其他实施例中，还去除伪介电层310(见图10B)。可以通过干蚀刻、湿蚀刻、或干蚀刻和湿蚀刻的组合去除伪栅极结构320(以及伪介电层310)。例如，湿蚀刻工艺可以包括暴露于含氢氧化物溶液(如，氢氧化铵)、去离子水、和/或其他合适的蚀刻剂溶液。
参考图10F。栅极介电层372形成在栅极沟槽332中。栅极介电层372通过执行偏压感应的选择性ALD工艺来形成，如下面更详细地描述。图11A至图11F是根据本公开的一些实施例的在各个阶段的沿图10F的线B-B截取的横截面图。在一些实施例中，可以在图3的制造装置200中形成图10F中的栅极介电层372，和/或通过执行图2中的方法M1来形成栅极介电层372。在一些实施例中，图5的时序图也被应用于图11A至图11F中的制造工艺。应该注意，仅示出图11B至图11D中示出的前体的尺寸，并且不限制实施例的范围。
参考图2、图3、和图11A。在方法M1的操作S12中，将晶圆放置在制造装置中的吸盘上。例如，晶圆(例如，图10E中的结构)被放置在制造装置200的吸盘220上。在一些实施例中，向腔室210施加真空以去除氧气和水分和/或将温度升高至适合于ALD沉积的可接受水平。
在方法M1的操作S14中，将偏压施加到吸盘。例如，在图11A的情况下，RF偏压被施加到吸盘220。利用RF偏压，由于间隔件结构330(例如，介电层)的导电性低于衬底110(例如，半导体材料)的导电性，电荷(在这种情况下，即电子)在间隔件结构330(和ILD 360)内移动较少，从而如图11A所示，更多的电荷保留在间隔件结构330(和ILD 360)的表面附近。此外，由于电子比离子轻，因此电子更容易积聚在间隔件结构330的表面附近。在一些实施例中，偏压可具有大于约0W且等于或小于约50W，例如约20W的功率。如果功率大于约50W，则腔室210中的气体(例如，前体/处理气体)可被电离以形成等离子体，等离子体可轰击晶圆以损坏其上形成的结构。
在一些实施例中，如图5所示，施加到吸盘220的偏压使第一时段Tl继续。在将前体馈送至腔室210中之前施加偏压。一旦将RF偏压施加到吸盘220，电子便移动到间隔件结构330(和ILD 360)的表面。因此，在这种情况下，间隔件结构330(和ILD 360)的表面带负电。
在方法M1的操作S16中，将第一前体馈送至制造装置的腔室中。参考图3和图11B。例如，将第一前体P1(例如，在这种情况下为H2O)从前体传送器240馈送至腔室210中。如图11B所示，间隔件结构330的表面附近的负电荷(电子)由于H2O分子的部分负电荷(氧气)而排斥H2O分子。H2O分子可能大部分被衬底110吸引，因此被沉积在衬底110上而不是间隔件结构330和ILD 360上。如图11C所示，H2O分子大部分被吸收在衬底110的表面112上。换句话说，更多的H2O分子被沉积在衬底110上而不是间隔件结构330和ILD 360上。在一些实施例中，仍然有一些H2O被吸收在介电材料(即，在这种情况下的间隔件结构330)的表面上。
在第二时段T2中，第一前体P1被馈送至腔室210中(见图5)。在一些实施例中，图5中的第三时段T3足够长以给间隔件结构330充电，并且图5的第四时段T4足够长以提供第一前体沉积的反应时间。此外，在操作S14和操作S16期间，关闭等离子体源230，使得当将偏压施加到吸盘220时，腔室210中没有等离子体或有微不足道的等离子体。在一些其他实施例中，第一前体P1是等离子体，并且第一前体P1从等离子体源230馈送至腔室210中。在此工艺期间中，等离子体来自等离子体源230而不是在腔室210中，因此具有较低功率的偏压可以施加至吸盘220以执行选择性ALD工艺。
在方法M1的操作S18中，关闭偏压，然后在方法M1的操作S20中，将过量的第一前体P1净化出腔室。具体地，在时段T2和时段T4期间，第一前体P1大部分被吸收到衬底110的表面112上(见图5)，并且一些第一前体P1被吸收到间隔件结构330的表面上。在第四时段T4之后，偏压被关闭，使得间隔件结构330的表面附近的电子逐渐消失。然后，充换气体进入腔室210以将过量的第一前体P1净化出腔室210。
在方法M1的操作S22中，将第二前体馈送至制造装置的腔室中。参考图3和图11D。例如，第二前体P2(在这种情况下，例如高k前体)从前体传送器240馈送至腔室210中。如图11D所示，第二前体P2被吸收在衬底110上的第一前体吸引(在这种情况下，-OH)。第二前体P2可以被-OH吸引，因此大部分被沉积在衬底110上而不是间隔结构330上。如图11E所示，第二前体P2大部分被吸收在衬底110的表面112上并在其上形成介电膜372”。如图11E所示，介电膜372”在衬底110上的第一生长速率(即，沉积速率)大于在间隔件结构330上的第二生长速率，并且大于在ILD 360上的第三生长速率。
在一些实施例中，介电膜372”可以是高k介电层，诸如Al2O3、ZrO2、HfO2、TiO2、或其他合适的材料。当单层由Al2O3制成时，第二前体P2可以是三甲基铝(TMA)、三乙基铝(TEA)、四(二甲基氨基)铝(TDMAA)、或其他合适的材料。当单层由ZrO2制成时，第四前体P4可以是四(二甲基氨基)锆(TDMAZ)、ZrCl4、或其他合适的材料。当单层由HfO2制成时，第二前体P2可以是四(二甲基氨基)锆(TDMAH)、HfCl4、或其他合适的材料。当单层由TiO2制成时，第二前体P2可以是四(二甲基氨基)钛(TDMAT)、TiCl4、或其他合适的材料。
在图5中，第二前体P2的充换保持第五时段T5。在一些实施例中，图5的第六时段T6用于中和间隔件结构330的表面。在一些实施例中，图5的第七时段T7提供第二前体沉积的反应时间。
在方法M1的操作S24中，将过量的第二前体净化出腔室。在操作S24之后，如图11E所示，介电膜372”大部分形成在衬底110的表面112上，并且该介电膜372”可以暴露出间隔件结构330(和ILD 360)的部分表面。即，选择性ALD沉积工艺导致没有或有微不足道的沉积在间隔件结构330和/或ILD 360上的介电膜372”。例如，介电膜372”无意地沉积在间隔件结构330上和/或ILD 360可以具有比沉积在衬底110上的厚度更薄的厚度。然后，方法M1进行到操作S14以重复操作S14至操作S24，并且在介电膜372”上形成另一介电膜。如图11F和10F所示，操作S14至操作S24的循环可以重复多次以在开口332中形成介电层372’。
在图11F中，介电层372’具有底部372b和侧壁部分372s。底部部分372b与衬底110接触，并且侧壁部分372s与间隔件结构330接触。由于偏压感应的选择性ALD工艺，底部部分372b的厚度t1大于侧壁部分372s的厚度t2。利用这种配置，底部部分372b足够厚以隔离半导体鳍116和随后形成的栅电极，而侧壁部分372s足够薄以提供大的窗口以沉积栅极金属材料。在方法M1的操作S26中，将晶圆从腔室中取出以进行下一制造工艺。
参考图10G。至少一个金属层形成在栅极沟槽332中和栅极介电层372上。随后，进行化学机械平坦化(CMP)工艺以平坦化金属层和介电层372’(见图10F)以在开口332中形成金属栅极结构370。金属栅极结构370跨过半导体鳍116。金属栅极结构370包括栅极介电层372和在栅极介电层372上方的金属栅电极。金属栅电极可以包括一个或多个金属层374，例如，一个或多个功函金属层和一个或多个覆盖层、填充金属376、和/或其他合适的层。功函金属层可以包括n型和/或p型功函金属。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料、或它们的组合。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料、或它们的组合。功函金属层可以具有多层。可以通过CVD、PVD、电镀和/或其他合适的工艺来沉积一个或多个功函金属层。在一些实施例中，金属栅电极是包括p型功函金属层的p型金属栅极。在一些实施例中，金属栅电极中的覆盖层可以包括难熔金属及其氮化物(例如，TiN、TaN、W2N、TiSiN、TaSiN)。可以通过PVD、CVD、金属有机化学气相沉积(MOCVD)ALD等来沉积覆盖层。在一些实施例中，填充栅极沟槽332的其余部分的填充金属376可以包括钨(W)。填充层376可以通过ALD、PVD、CVD、或其他合适的工艺来沉积。
参考图10H。在一些实施例中，将金属栅极结构370蚀刻回预定水平并在其上形成另一栅极沟槽378。然后，使用，例如，沉积工艺在蚀刻的金属栅极结构370上方形成覆盖层380，以在衬底110上方沉积介电材料，随后进行CMP工艺以去除栅极沟槽外侧的过量的介电材料。在一些实施例中，覆盖层380包括氮化硅或其他合适的介电材料。在一些实施例中，通过执行如上所述的偏压感应的选择性ALD工艺并使用图3的制造装置200来形成覆盖层380。由于覆盖层380的形成可以与图1C中的隔离材料140’的形成相同或相似，因此在这方面不再重复详细描述。覆盖层380可以用于限定自对准的接触区域，并且因此被称为SAC结构或SAC层。
参考图10I。在外延结构340上方形成多个源极/漏极接触件390。例如，穿过ILD360和CESL 350形成多个源极/漏极开口以暴露出源极/漏极外延结构340，并且导电材料填充在开口中并且在源极/漏极外延结构340上方。去除导电材料的过量的部分以形成源极/漏极接触件390。源极/漏极接触件390可以由钨、铝、铜、或其他合适的材料制成。
在图10F和图11F，通过执行偏压感应的选择性ALD工艺来形成介电层372’。通过在吸盘220上提供偏压，电荷在不同的材料中具有不同的分布。电荷可吸引或排斥前体以增加或减少相应的沉积速率。利用这种配置，介电层372’的底部372b足够厚以隔离半导体鳍116和随后形成的栅电极，而介电层372’的侧壁部分372s足够薄以提供大的窗口以沉积栅电极。此外，可以省略可以使用附加的沉积工艺形成并引起缺陷问题的自对准单层(SAMs)，以简化制造工艺。
此外，在图10H中，可以通过执行偏压感应的选择性ALD工艺来形成覆盖层380。通过在吸盘220上提供偏压，电荷在不同的材料中具有不同的分布。电荷可吸引或排斥前体以增加或减少相应的沉积速率。在一些其他实施例中，当在介电层(即，间隔件结构330和ILD360)与导电层(即，金属栅极结构370)之间具有高沉积选择性时，可以省略在沉积覆盖层380之后执行的平坦化工艺(例如，CMP)。此外，可以省略可以使用附加的沉积工艺形成并引起缺陷问题的自对准单层(SAMs)，以简化制造工艺。
图10F中的介电层372’可以使用其他偏压和/或前体形成。图12A至图12F是根据本公开的一些实施例的在各个阶段的沿图10F的线B-B截取的横截面图。贯穿各个视图和说明性实施例，相同的参考标号用于指定相同的元件。本实施例可重复在图11A至图11E中使用的参考标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。在下面的实施例中，下文中不再重复前面描述的结构和材料细节，并且仅提供进一步的信息以执行图12A至图12F的半导体器件。在一些实施例中，在图3的制造装置200中和/或使用图2中的方法M1来执行图12A至12F的介电层372’。在一些实施例中，图5的时序图也被应用于图12A至图12F中的制造工艺。应该注意，仅示出图12A至图12D中示出的前体的尺寸，并且不限制实施例的范围。
参考图2、图3、和图12A。在方法M1的操作S12中，将晶圆放置在制造装置的吸盘上。在一些实施例中，结构的表面(即，衬底110、间隔件结构330、和ILD 360)可以用终止物质TS终止。在一些实施例中，衬底110、间隔件结构330、和ILD 360的表面初始地携带终止物种TS。在一些其他实施例中，衬底110、间隔件结构330、和ILD 360的表面最初是中性的，并且可以在表面上执行表面处理(例如，上述的清洁和/或剥离工艺)以改变或修改表面终止。在又一些其他实施例中，将H2O馈送至腔室210中以在表面上形成终止物质TS。
在方法M1的操作S14中，将偏压施加到吸盘。在图12A的情况下，该偏压是负DC偏压。利用负DC偏压，由于衬底110(例如，半导体材料)的导电性高于间隔件结构330和ILD360(例如，介电层)的导电性，电荷(在这种情况下，即电子)在衬底110内积聚，使得，如图12A所示，更多的电荷保留在衬底110的表面附近。图3中的偏压源270被配置为将负DC偏压施加至吸盘220，并且该偏压可以具有大于约0W并且等于或小于约50W，例如，约20W的功率。
在一些实施例中，如图5所示，施加到吸盘220的偏压使第一时段Tl继续。在将前体馈送至腔室210中之前施加偏压。一旦将负DC偏压施加到吸盘220，电子便移动到衬底110的表面112。因此，在这种情况下，衬底110的表面带负电。
在方法M1的操作S16中，将第一前体馈送至制造装置的腔室中。参考图3和图12B。例如，第一前体P1’(在这种情况下，例如高k前体)从前体传送器240馈送至腔室210中。在一些实施例中，通过控制腔室210的温度和/或将反应气体馈送至腔室210中，发生化学反应，从而从第一前体P1’中除去取代基，因此第一前体P1’部分变为正。具有部分正电荷的第一前体P1’大部分被衬底110吸引，因此大部分沉积在衬底110上而不是在掩模层120上。如图12C所示，第一前体P1’大部分被吸收在衬底110的表面112上。在一些实施例中，仍然有一些第一前体P1’被吸收在介电材料(即，在这种情况下的间隔件结构330和/或ILD 360)的表面上。
在第二时段T2中,第一前体P1’被馈送至腔室210中(见图5)。在一些实施例中，图5中的第三时段T3足够长以给掩模层120充电，并且图5的第四时段T4足够长以提供第一前体沉积的反应时间。此外，在操作S14和操作S16期间，关闭等离子体源230，使得当将偏压施加到吸盘220时，腔室210中没有等离子体或有微不足道的等离子体。在一些其他实施例中，第一前体P1’是等离子体，并且第一前体P1’从等离子体源230馈送至腔室210中。在此工艺期间中，等离子体来自等离子体源230而不是在腔室210中，因此具有较低功率的偏压可以施加至吸盘220以执行选择性ALD工艺。
在方法M1的操作S18中，关闭偏压，然后在方法M1的操作S20中，将过量的第一前体净化出腔室。在方法M1的操作S22中，将第二前体馈送至制造装置的腔室中。参考图3和图12D。例如，将第二前体P2’(例如，在这种情况下为氧化剂，诸如H2O蒸气、O3、或O2等离子体)从前体传送器240或等离子体源230(用于O2等离子体氧化剂馈送至腔室210中。如图12D所示，第二前体P2’被吸收在衬底110上的第一前体吸引。第二前体P2’可能被第一前体吸引，因此更多的第二前体P2’沉积在衬底110的表面112上，更少的第二前体P2’沉积在间隔件结构330(和/或ILD 360)的表面上。如图12E所示，在衬底110、间隔件结构330、和/或ILD 360的表面上形成介电膜372”。
在图5中，第二前体P2’的充换保持第五时段T5。在一些实施例中，图5的第六时段T6用于中和衬底110的表面。在一些实施例中，图5的第七时段T7提供第二前体沉积的反应时间。
在方法M1的操作S24中，将过量的第二前体净化出腔室。在操作S24之后，如图12E所示，介电膜372”大部分形成在衬底110的表面上，并且该介电膜372”可以暴露出间隔件结构330(和/或ILD 360)的部分表面。即，选择性ALD工艺导致没有或有微不足道的沉积在间隔件结构330和/或ILD 360上的介电膜372”。然后，方法M1进行到操作S14以重复操作S14至操作S24，并且在介电膜372”上形成另一介电膜。如图12F和10F所示，操作S14至操作S24的循环可以重复多次以在栅极沟槽中形成介电层372’。在方法M1的操作S26中，将晶圆从腔室中取出以进行下一制造工艺。
图13A至图13F是根据本公开的一些实施例的在各个阶段的沿图10F的线B-B截取的横截面图。贯穿各个视图和说明性实施例，相同的参考标号用于指定相同的元件。本实施例可重复在图10A至图10F中使用的参考标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。在下面的实施例中，下文中不再重复前面描述的结构和材料细节，并且仅提供进一步的信息以执行图13A至图13F的半导体器件。在一些实施例中，在图3的制造装置200中形成并且使用图7中的方法M2来执行图13A至13F的介电层372’。在一些实施例中，图9的时序图也被应用于图13A至图13F中的制造工艺。应该注意，仅示出图13A至图13D中示出的前体的尺寸，并且不限制实施例的范围。
参考图3、图7、和图13A。在方法M2的操作S12中，将晶圆放置在制造装置的吸盘上。在一些实施例中，结构的表面(即，衬底110、间隔件结构330、和ILD 360)可以用终止物质TS终止。在方法M2的操作S16中，将第一前体馈送至制造装置的腔室中。参考图3和图13A。例如，第一前体P1’(在这种情况下，例如高k前体)从前体传送器240馈送至腔室210中。如图13B所示，第一前体P1’被同时吸收在衬底110、间隔件结构330、ILD 360的表面上。
参考图3、图9、和图13A。在图9中，在第八时段T8中，将第一前体P1’馈送至腔室210中。在一些实施例中，在操作S16期间，等离子体源230被关闭，使得当将第一前体P1’馈送至腔室210中时，腔室210中没有等离子体或有微不足道的等离子体。在一些其他实施例中，第一前体P1是等离子体，并且第一前体P1从等离子体源230馈送至腔室210中。在一些实施例中，图9中的第九时段T9足够长以提供第一前体沉积的反应时间。
在方法M2的操作S20中，将过量的第一前体从腔室中净化出，如图13B所示，将第一前体吸收在衬底110、间隔件结构330、ILD 360的表面上。在方法M2的操作S14中，将偏压施加到吸盘。在图13C的情况下，该偏压是正DC偏压。利用正DC偏压，由于衬底110(例如，半导体材料)的导电性高于间隔件结构330和ILD 360(例如，介电层)的导电性，电荷(在这种情况下，即空穴)在衬底110内积聚，使得，如图13B所示，更多的电荷保留在衬底110的表面112附近。图3中的偏压源270被配置为将正DC偏压施加至吸盘220，并且该偏压可以具有大于约0W并且等于或小于约50W，例如，约20W的功率。
如图9所示，在一些实施例中，施加到吸盘220的偏压继续第十时段Tl0。在将第二前体P2’(见图13D)馈送至腔室210中之前施加偏压。一旦将正DC偏压施加到吸盘220，空穴便移动到衬底110的表面112。因此，在这种情况下，衬底110的表面112带正电。
在方法M2的操作S22中，将第二前体馈送至制造装置的腔室中。参考图3和图13D例如，将第二前体P2’(例如，在这种情况下为H2O)从前体传送器240馈送至腔室210中。衬底110的表面附近的正电荷(空穴)由于它们的部分负电荷(氧)而吸引H2O分子。H2O分子可能大部分被衬底110吸引，因此大部分被沉积在衬底110上而不是间隔件结构330(和/或ILD360)上。如图13E所示，H2O分子大部分被吸收在衬底110的表面112上以形成介电膜372”。在一些实施例中，仍然有一些H2O分子被吸收在介电材料(即，在这种情况下的间隔件结构330和ILD 360)的表面上。
参考图9。在施加到吸盘220的偏压接通之后并且在偏压关闭之前，将第一前体P2’馈送到腔室210中持续第11时段T11。在一些实施例中，第11时段T11比第十时段T10短很多倍。此外，在停止馈送第二前体P2’之后，关闭偏压。第十二时段T12在偏压供应的开始与第二前体馈送的开始之间，并且第十三时段T13在第二前体馈送的结束和偏压供应的结束之间。在一些实施例中，第十二时段T12足够长以给衬底110充电，并且第十三时段T13足够长以提供第二前体沉积的反应时间。
在方法M2的操作S18中，关闭偏压，并且在方法M2的操作S24中，将过量的第二前体净化出腔室。在操作S24之后，如图13E所示，介电膜372”大部分形成在衬底110的表面上，并且该介电膜372”可以暴露出间隔件结构330(和/或ILD 360)的部分表面。即，选择性ALD工艺导致没有或有微不足道的沉积在间隔件结构330和ILD 360上的介电膜372”。然后，方法M2进行到操作S16以重复操作S16至操作S24，并且在介电膜372”上形成另一介电膜。如图13F和10F所示，操作S16至操作S24的循环可以重复多次以在开口332中形成介电层372’。在方法M2的操作S26中，将晶圆从腔室中取出以进行下一制造工艺。
图14是根据一些实施例的半导体器件的立体图。在一些实施例中，在形成介电层372’之后(例如，图11F、图12F、和图13F所示的工艺)，对介电层372’执行各向同性蚀刻工艺，以去除介电层372’的侧壁部分372s并且还使介电层372’的底部372b变薄。然后，在栅极沟槽332中形成金属层374和填充层376以形成金属栅极结构370。在图14中，金属层374与间隔件结构330和栅极介电层372接触。由于图14中的半导体器件的其他结构和制造细节与图10I中的半导体器件相似，因此在下文中不再重复详细描述。
图15A至图15K是根据本公开的一些实施例的用于制造半导体结构的方法在各个阶段的立体图。在一些实施例中，图15A至图15K中所示的半导体结构可以是在集成电路(IC)或其部分的处理期间制造的中间器件，集成电路(IC)或其部分可以包括静态随机存取存储器(SRAM)、逻辑电路、诸如电阻器、电容器和电感器的无源组件；和/或诸如p型场效应晶体管(PFETs)、n型FETs(NFETs)、多栅极FETs、金属氧化物半导体场效应晶体管(MOSFETs)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元、和它们的组合的有源组件。
参考图15A。提供衬底410。半导体衬底410可以是或包括块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或不掺杂的。在一些实施例中，半导体衬底410的半导体材料可以包括诸如硅(Si)和锗(Ge)的元素半导体；复合半导体；合金半导体；或它们的组合。
各种器件可以在半导体衬底410上。例如，半导体衬底410可以包括场效应晶体管(FETs)，诸如Fin FET(FinFETs)、平面FETs、竖直全环栅FETs(VGAA FETs)等；二极管；电容器；电感器；以及其它器件。例如，器件可以整个形成在半导体衬底410内，在半导体衬底410的一部分和一个或多个上覆层的一部分中，和/或整个在一个或多个上覆层中。本文描述的处理可以用于形成器件和/或将器件互连以形成集成电路。集成电路可以是任何电路，诸如专用集成电路(ASIC)、处理器、存储器、或其他电路。
第一介电层420形成在半导体衬底410之上。第一介电层420可以直接在半导体衬底410上，或者可以在第一介电层420和半导体衬底410之间设置任意数量的其他层。例如，第一介电层420可以是或包括金属间电介质(IMD)或层间电介质(ILD)。第一介电层420，例如，可以是或包括小于约4.0，诸如约2.0或甚至更小的低k电介质。在一些示例中，第一介电层420包括氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、硅碳材料、其化合物、其复合物、或它们的组合。
导电部件430在第一介电层420中和/或穿过第一介电层420。导电部件430可以是或包括导线和/或导电通孔、晶体管的栅极结构、或与晶体管的栅极结构和/或晶体管的源极/漏极区域接触。在一些实施例中，第一介电层420是IMD，并且导电部件430可以包括导线和/或导电通孔(共同或单独地，“互连结构”)。可以通过，例如，使用镶嵌工艺穿过IMD和/或在IMD中形成开口和/或凹槽来形成互连结构。尽管可以实现其他工艺和互连结构，但是下面进一步描述形成互连结构的一些示例。在其他示例中，第一介电层420可以包括ILD，并且导电部件430可以包括，例如，在使用替换栅极工艺形成的ILD中的栅电极(例如，钨，钴等)。在一些其他实施例中，第一介电层420可以是ILD，并且导电部件430可以包括接触件。可以通过形成穿过ILD的到达，例如，形成在半导体衬底410上的晶体管的栅电极和/或源极/漏极区域的开口来形成接触件。接触件可以包括粘合层(例如，Ti等)、在粘合层上的阻挡层(例如，TiN等)、以及在阻挡层上的导电填充材料(例如，钨、钴等)。该接触件也可以由不具有阻挡层的扩散性较小的例如钨、钼、或钌的金属制成。
第二介电层440形成于第一介电层420和导电部件430之上。例如，第二介电层440可以是或包括IMD。第二介电层440沉积在第一介电层420和导电部件430的顶面上。第二介电层440，例如，可以是或包括具有小于约4.0，诸如约2.0或甚至更小的k值的低k电介质。在一些示例中，第二介电层440包括氧化硅、PSG、BPSG、FSG、SiOxCy、硅碳材料、它们的化合物、它们的复合物、或它们的组合。可以使用，诸如PECVD或可流动CVD(FCVD)的CVD；旋涂；或另一沉积技术来沉积第二介电层440。在一些示例中，可以执行化学机械平坦化(CMP)或另一平坦化工艺以平坦化第二介电层440的顶面。
在第二介电层440中形成至少一个通孔450。在一些实施例中，在第二介电层440中形成至少一个开口，在开口中填充导电材料，并且执行平坦化工艺以去除过量的导电材料。因此，形成通孔450并与导电部件430接触。通孔450可以由钨、铝、铜、或其他合适的材料制成。
然后，在第二介电层440之上形成蚀刻停止层(ESL)460(参见图15H)。通过执行偏压感应的选择性ALD工艺来形成ESL 460，如下面更详细地描述的。在一些实施例中，在图3的制造装置200中和/或执行图2中的方法M1来形成ESL 460。而且，图5中的时间表可以应用于ESL 460的形成。应该注意，仅示出图15C至图15E中示出的前体的尺寸，并且不限制实施例的范围。
参考图2、图3、和图15B。在方法M1的操作S12中，将晶圆放置在制造装置中的吸盘上。例如，晶圆(例如，图15A中的结构)被放置在制造装置200的吸盘220上。在一些实施例中，向腔室210施加真空以去除氧气和水分和/或将温度升高至适合于ALD沉积的可接受水平。
在方法M1的操作S14中，将偏压施加到吸盘。例如，在图15B的情况下，负DC偏压被施加到吸盘220。利用DC偏压，由于通孔450(例如，导电材料)的导电性高于第二介电层440(例如，介电材料)的导电性，电荷(在这种情况下，即电子)在通孔450内积聚，使得，如图15B所示，更多的电荷保留在通孔450的表面附近。在一些实施例中，偏压可具有大于约0W且等于或小于约50W，例如约20W的功率。如果功率大于约50W，则腔室210中的气体(例如，前体/处理气体)可被电离以形成等离子体，等离子体可轰击晶圆以损坏其上形成的结构。
在一些实施例中，如图5所示，施加到吸盘220的偏压使第一时段Tl继续。在将前体馈送至腔室210中之前施加偏压。一旦将负DC偏压施加到吸盘220，电子便移动到通孔450的表面。因此，在这种情况下，通孔450的表面带负电。
在方法M1的操作S16中，将第一前体馈送至制造装置的腔室中。参考图3和图15C。例如，将第一前体P1(例如，在这种情况下为H2O)从前体传送器240馈送至腔室210中。如图15C所示，通孔450的表面附近的负电荷(电子)由于H2O分子的部分负电荷(氧气)而排斥H2O分子。H2O分子可能大部分被第二介电层440吸引，因此被沉积在第二介电层440上而不是通孔450上。如图15D所示，H2O大部分被吸收在第二介电层440的表面442上。在一些实施例中，仍然有一些H2O被吸收在通孔450的表面上。
在第二时段T2中,第一前体P1’被馈送至腔室210中(见图5)。在一些实施例中，图5中的第三时段T3足够长以给通孔450充电，并且图5的第四时段T4足够长以提供第一前体沉积的反应时间。此外，在操作S14和操作S16期间，关闭等离子体源230，使得当将偏压施加到吸盘220时，腔室210中没有等离子体或有微不足道的等离子体。在一些其他实施例中，第一前体P1是等离子体，并且第一前体P1从等离子体源230馈送至腔室210中。在此工艺期间中，等离子体来自等离子体源230而不是在腔室210中，因此具有较低功率的偏压可以施加至吸盘220以执行选择性ALD工艺。
在方法M1的操作S18中，关闭偏压，然后在方法M1的操作S20中，将过量的第一前体P1净化出腔室。具体地，在时段T2和时段T4期间，第一前体P1大部分被吸收到第二介电层440的表面442上(见图5)，并且一些第一前体P1被吸收到通孔450的表面上。在第四时段T4之后，偏压被关闭，使得通孔450的表面附近的电子逐渐消失。然后，充换气体进入腔室210以将过量的第一前体P1净化出腔室210。
在方法M1的操作S22中，将第二前体馈送至制造装置的腔室中。参考图3和图15E。例如，第二前体P2(在这种情况下，例如高k前体)从前体传送器240馈送至腔室210中。如图15E所示，第二前体P2被吸收在第二介电层440上的第一前体吸引(在这种情况下，-OH)。第二前体可以被-OH吸引，因此大部分被沉积在第二介电层440上而不是通孔450上。如图15F所示，第二前体P2大部分被吸收在第二介电层440的表面442上并在其上形成介电膜460”。在一些实施例中，介电膜460”可以是高k介电层。
在图5中，第二前体P2的充换保持第五时段T5。在一些实施例中，图5的第六时段T6用于中和通孔450的表面。在一些实施例中，图5的第七时段T7提供第二前体沉积的反应时间。
在方法M1的操作S24中，将过量的第二前体净化出腔室。在操作S24之后，如图15F所示，介电膜460”大部分形成在第二介电层440的表面442上，并且该介电膜460”可以暴露出通孔450的部分表面。即，选择性ALD工艺导致没有或有微不足道的沉积在通孔450上的介电膜460”。然后，方法M1进行到操作S14以重复操作S14至操作S24，并且在介电膜460”上形成另一介电膜。如图15G所示，操作S14至操作S24的循环可以重复多次以在第二介电层440之上形成介电层460’。在图15G中，介电层460’包括在第二介电层440正上方的厚部分460a和在通孔450正上方的薄部分460b。厚部分460a的厚度t3大于薄部分460b的厚度t4。
参考图15H。对介电层460’执行蚀刻工艺以去除图15G的薄部分460b并使薄部分460a变薄。因此，形成了ESL 460。ESL 460暴露出通孔450，同时覆盖第二介电层440。在一些实施例中，ESL 460的侧壁与通孔450的侧壁基本上对准。
参考图15I。在ESL 460之上形成第三介电层470。例如，第三介电层470可以是或包括IMD。第三介电层470沉积在ESL 460的顶面上并且与通孔450接触。第三介电层470，例如，可以是或包括具有小于约4.0，诸如约2.0或甚至更小的k值的低k电介质。在一些示例中，第三介电层470包括氧化硅、PSG、BPSG、FSG、SiOxCy、硅碳材料、它们的化合物、它们的复合物、或它们的组合。可以使用，诸如PECVD或可流动CVD(FCVD)的CVD；旋涂；或另一沉积技术来沉积第三介电层470。在一些示例中，可以执行化学机械平坦化(CMP)或另一平坦化工艺以平坦化第三介电层470的顶面。
参考图15J。在第三介电层470中形成开口472。可以使用光刻和蚀刻工艺，诸如在双镶嵌工艺中形成开口472。例如，可以，诸如，通过使用旋涂在第三介电层470上形成光刻胶，并通过使用适当的光掩模将光刻胶暴露于光来以与开口472相对应的图案来图案化光刻胶。然后，可以取决于是否使用正性光刻胶或负性光刻胶来去除光刻胶的曝光部分或未曝光部分。然后可以，诸如通过使用合适的蚀刻工艺将光刻胶的图案转移到第三介电层470，其在第三介电层470中形成开口472。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻等、或它们的组合。蚀刻工艺可为各向异性的。ESL460用作蚀刻工艺的蚀刻停止，使得开口472不暴露出第二介电层440，而是暴露出通孔450。随后，例如，在灰化或湿剥离工艺中去除光刻胶。
参考图15K。在开口472中形成导电线480。例如，导电材料填充在开口472中(见图15J)。导电材料至少包括金属元素，例如铜(Cu)。导电材料可以包括其他合适的材料，例如Ru、W、Ti、Al、Co、或它们的组合。然后，在形成导电材料之后执行平坦化工艺(例如，CMP)以去除开口472外侧的导电材料的过量部分，从而暴露出第三介电层470的顶面并获得平坦化的表面。开口472中的一部分导电材料被称为导线480。
在图15K中，ESL 460具有在通孔450的正上方的开口462。开口462的侧面464与通孔450的侧壁452基本相邻。导电线480的一部分在开口462中并且与通孔450接触。导线480与第二介电层440隔开。ESL 460夹在第二介电层440和导线480之间，并且导线480与ESL460的侧面464和ESL 460的顶面接触。此外，第三介电层470和导线480之间的界面475从ESL460的侧面464回缩。导线480和第二介电层440分别与ESL 460的相对表面接触。通孔450的侧壁452与ESL 460的侧表面464不平行。
在图15G中，通过执行偏压感应的选择性ALD工艺来形成介电层460’。通过在吸盘220上提供偏压，电荷在不同的材料中具有不同的分布。电荷可吸引或排斥前体以增加或减少相应的沉积速率。在一些其他实施例中，当在介电层(即，第二介电层440)和导电层(即，通孔450)之间具有高沉积选择性时，可以省略图15H所示的蚀刻工艺。此外，可以省略可以使用附加的沉积工艺形成并引起缺陷问题的自对准单层(SAMs)，以简化制造工艺。
图15G中的介电层460’可以使用其他偏压和/或前体形成。图16A至图16G是根据本公开的一些实施例的用于制造半导体结构的方法在各个阶段的立体图。贯穿各个视图和说明性实施例，相同的参考标号用于指定相同的元件。本实施例可重复在图15A至图15K中使用的参考标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。在下面的实施例中，下文中不再重复前面描述的结构和材料细节，并且仅提供进一步的信息以执行图16A至图16G的半导体器件。在一些实施例中，在图3的制造装置200中和/或执行图2中的方法M1来形成图16A至16F的介电层460’。在一些实施例中，图5的时间表也被应用于图16A至图16F中的制造工艺。应该注意，仅示出图16B至图16D中示出的前体的尺寸，并且不限制实施例的范围。
参考图2、图3、和图16A。在方法M1的操作S12中，将晶圆放置在制造装置的吸盘上。例如，在图16A的情况下，正DC偏压被施加到吸盘220。利用DC偏压，由于通孔450(例如，导电材料)的导电性高于第二介电层440(例如，介电材料)的导电性，电荷(在这种情况下，即空穴)在通孔450内积聚，使得，如图16A所示，更多的电荷保留在通孔450的表面附近。在一些实施例中，偏压可具有大于约0W且等于或小于约50W，例如约20W的功率。如果功率大于约50W，则腔室210中的气体(例如，前体/处理气体)可被电离以形成等离子体，等离子体可轰击晶圆以损坏其上形成的结构。
在一些实施例中，如图5所示，施加到吸盘220的偏压使第一时段Tl继续。在将前体馈送至腔室210中之前施加偏压。一旦将正DC偏压施加到吸盘220，空穴便移动到通孔450的表面。因此，在这种情况下，通孔450的表面带正电。
在方法M1的操作S16中，将第一前体馈送至制造装置的腔室中。参考图3和图16B。例如，第一前体P1’(在这种情况下，例如高k前体)从前体传送器240馈送至腔室210中。在一些实施例中，通过控制腔室210的温度和/或将反应气体馈送至腔室210中，发生化学反应，从而从第一前体P1’中除去取代基，因此第一前体P1’部分为正。具有部分正电荷的第一前体P1’大部分被空穴450排斥，因此大部分沉积在第二介电层440上而不是在通孔450上。如图16C所示，第一前体P1’大部分被吸收在第二介电层440的表面442上。在一些实施例中，仍然有一些第一前体P1’被吸收在通孔450的表面上。
在第二时段T2中,第一前体P1’被馈送至腔室210中(见图5)。在一些实施例中，图5中的第三时段T3足够长以给通孔450充电，并且图5的第四时段T4足够长以提供第一前体沉积的反应时间。此外，在操作S14和操作S16期间，关闭等离子体源230，使得当将偏压施加到吸盘220时，腔室210中没有等离子体或有微不足道的等离子体。在一些其他实施例中，第一前体P1是等离子体，并且第一前体P1’从等离子体源230馈送至腔室210中。
在方法M1的操作S18中，关闭偏压，然后在方法M1的操作S20中，将过量的第一前体净化出腔室。在方法M1的操作S22中，将第二前体馈送至制造装置的腔室中。参考图3和图16D。例如，将第二前体P2’(例如，在这种情况下为氧化剂，诸如H2O蒸气、O3、或O2等离子体)从前体传送器240或等离子体源230(用于O2等离子体氧化剂)馈送至腔室210中。如图16D所示，第二前体P2’被吸收在第二介电层440上的第一前体P1’吸引。第二前体P2’可能被第一前体吸引，因此更多的第二前体P2’沉积在第二介电层440的表面442上，并且更少的第二前体P2’沉积在通孔450的表面上。如图16E所示，在第二介电层440和通孔450的表面上形成介电膜460”。
在图5中，第二前体P2’的充换保持第五时段T5。在一些实施例中，图5的第六时段T6用于中和通孔450的表面。在一些实施例中，图5的第七时段T7提供第二前体沉积的反应时间。
在方法M1的操作S24中，将过量的第二前体净化出腔室。在操作S24之后，如图16E所示，介电膜460”大部分形成在第二介电层440的表面442上，并且该介电膜460”可以暴露出通孔450的部分表面。即，选择性ALD工艺导致没有或有微不足道的沉积在通孔450上的介电膜460”。然后，方法M1进行到操作S14以重复操作S14至操作S24，并且在介电膜460”上形成另一介电膜。如图16F所示，操作S14至操作S24的循环可以重复多次以在第二介电层440之上形成介电层460’。在方法M1的操作S26中，将晶圆从腔室中取出以进行下一制造工艺。
然后，执行图15H至图15K中的工艺以形成如图16G所示的半导体结构。由于图16G中的半导体结构的结构和形成可以与图15H和图15K中的半导体结构的形成相同或相似，在这方面不再重复详细描述。
基于以上讨论，可以看出本公开提供了优点。然而，应该理解，其它实施例可以提供额外的优点，以及不是所有优点均必需在此处公开，以及没有特别的优点对于所有实施例都是需要的。一个优点是可以通过施加DC和/或RF偏压来执行选择性ALD工艺。另一优点是，偏压感应的选择性ALD工艺是间接感应工艺，并且可以省去可能损坏晶圆上形成的结构或包括附加工艺的用于选择性沉积的SAM或其他附加层。此外，偏压感应的选择性ALD工艺不会使用于形成半导体器件和/或半导体结构的制造工艺复杂化。
根据一些实施例，该方法包括在晶圆上方形成伪栅极结构。栅极间隔件形成在伪栅极结构的两侧上。去除伪栅极结构以在栅极间隔件之间形成栅极沟槽。栅极介电层形成在栅极沟槽中。在该栅极介电层上方形成栅电极。形成栅极介电层包括向晶圆施加第一偏压。在接通第一偏压的情况下，第一前体被馈送到晶圆。第一偏压关闭。在关闭第一偏压之后，第二前体被馈送到晶圆。
根据一些实施例，一种方法包括在衬底之上形成掩模层。通过使用掩模层作为掩模来图案化衬底，以在衬底中形成沟槽。隔离结构形成在沟槽中，包括将第一前体馈送至衬底。在馈送第一前体之后，将偏压施加到衬底上。在偏压接通的情况下，将第二前体馈送至衬底。重复馈送第一前体，施加偏压，和馈送第二前体。
根据一些实施例，一种器件包括导电部件、第一介电层、通孔、蚀刻停止层(ESL)、第二介电层、和导线。第一介电层在导电部件之上。通孔在第一介电层中并且在导电部件之上。ESL在第一介电层之上。ESL的侧面与通孔的侧壁邻接。第二介电层在ESL之上。第二介电层中和通孔上方的导线。导线与ESL的侧面和ESL的顶面接触。
根据本申请的一个实施例，提供了一种制造半导体器件的方法，包括：在晶圆上方形成伪栅极结构；在伪栅极结构的任一侧上形成栅极间隔件；去除伪栅极结构以在栅极间隔件之间形成栅极沟槽；在栅极沟槽中沉积栅极介电层，包括：对晶圆施加第一偏压；在第一偏压被接通的情况下，向晶圆馈送第一前体；关闭第一偏压；以及在关闭第一偏压之后，向晶圆馈送第二前体；以及在栅极介电层上方形成栅电极。在一些实施例中，第一偏压是DC偏压。在一些实施例中，第一偏压是RF偏压。在一些实施例中，其中第一偏压的功率大于约0W且等于或小于约50W。在一些实施例中，第一偏压持续第一时段，并且将第一前体在小于第一时段的第二时段馈送到晶圆。在一些实施例中，第一前体是H2O。在一些实施例中，第一前体处于等离子体相位中，并且向晶圆馈送第一前体包括：在与晶圆所在的腔室间隔开的等离子体源中产生等离子体；以及将等离子体引入腔室。在一些实施例中，执行沉积栅极介电层，以使栅极介电层的横向部分的厚度大于栅极介电层的竖直部分的厚度。在一些实施例中，制造半导体器件的方法还包括：回蚀栅电极和栅极介电层以在栅电极上方形成凹槽；以及在凹槽中形成覆盖层。在一些实施例中，使用包括以下步骤的选择性沉积工艺来执行形成覆盖层：对晶圆施加第二偏压；在第二偏压被接通的情况下，向晶圆馈送第三前体；关闭第二偏压；以及关闭偏压后，在凹槽中馈送第四前体。
根据本申请的另一个实施例，提供了一种制造半导体器件的方法，包括：在衬底之上形成掩模层；通过使用掩模层作为掩模对衬底图案化以在衬底中形成沟槽；以及在沟槽中形成隔离结构，包括：向衬底馈送第一前体；在馈送第一前体之后向衬底施加偏压；在偏压接通的情况下，向衬底馈送第二前体；以及重复馈送第一前体，施加偏压，并馈送第二前体。在一些实施例中，偏压是正偏压。在一些实施例中，偏压是负偏压。在一些实施例中，第一前体是硅前体。在一些实施例中，第二前体是H2O。在一些实施例中，其中偏压的功率大于约0W且等于或小于约50W。
根据本申请的又一个实施例，提供了一种半导体器件，包括：导电部件；导电部件之上的第一介电层；第一介电层中并且在导电部件之上的通孔；第一介电层之上的蚀刻停止层(ESL),其中ESL的侧面与通孔的侧壁相接；在ESL之上的第二介电层；以及在第二介电层中和通孔上方的导线，导线与ESL的侧面和ESL的顶面接触。在一些实施例中，第二介电层与导线之间的界面从ESL的侧面回缩。在一些实施例中，导线通过ESL与第一介电层分开。在一些实施例中，通孔的侧壁与ESL的侧面不平行。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在晶圆上方形成伪栅极结构；
在所述伪栅极结构的任一侧上形成栅极间隔件；
去除所述伪栅极结构以在所述栅极间隔件之间形成栅极沟槽；
在所述栅极沟槽中沉积栅极介电层，包括：
对所述晶圆施加第一偏压；
在所述第一偏压被接通的情况下，向所述晶圆馈送所述第一前体；
关闭所述第一偏压；以及
在关闭所述第一偏压之后，向所述晶圆馈送第二前体；以及在所述栅极介电层上方形成栅电极。
2.根据权利要求1所述的方法，其中，所述第一偏压是DC偏压。
3.根据权利要求1所述的方法，其中，所述第一偏压是RF偏压。
4.根据权利要求1所述的方法，其中所述第一偏压的功率大于约0W且等于或小于约50W。
5.根据权利要求1所述的方法，其中，所述第一偏压持续第一时段，并且将所述第一前体在小于所述第一时段的第二时段馈送到所述晶圆。
6.根据权利要求1所述的方法，其中，所述第一前体是H2O。
7.根据权利要求1所述的方法，其中，所述第一前体处于等离子体相位中，并且向所述晶圆馈送所述第一前体包括：
在与所述晶圆所在的腔室间隔开的等离子体源中产生等离子体；以及
将所述等离子体引入所述腔室。
8.根据权利要求1所述的方法，其中，执行沉积所述栅极介电层，以使所述栅极介电层的横向部分的厚度大于所述栅极介电层的竖直部分的厚度。
9.一种制造半导体器件的方法，包括：
在衬底之上形成掩模层；
通过使用所述掩模层作为掩模对所述衬底图案化以在所述衬底中形成沟槽；以及
在所述沟槽中形成隔离结构，包括：
向所述衬底馈送第一前体；
在馈送所述第一前体之后向所述衬底施加偏压；
在所述偏压接通的情况下，向所述衬底馈送第二前体；以及
重复馈送所述第一前体，施加所述偏压，并馈送所述第二前体。
10.一种半导体器件，包括：
导电部件；
所述导电部件之上的第一介电层；
所述第一介电层中并且在所述导电部件之上的通孔；
所述第一介电层之上的蚀刻停止层,其中所述蚀刻停止层的侧面与所述通孔的侧壁相接；
在所述蚀刻停止层之上的第二介电层；以及
在所述第二介电层中和所述通孔上方的导线，所述导线与所述蚀刻停止层的所述侧面和所述蚀刻停止层的顶面接触。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113643980A (zh) * 2021-07-27 2021-11-12 上海华力集成电路制造有限公司 一种半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120018848A1 (en) * 2010-07-21 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. High surface dopant concentration semiconductor device and method of fabricating
US20140256094A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and Methods for Forming the Same
US20150262823A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conformity Control for Metal Gate Stack
US20180198059A1 (en) * 2017-01-10 2018-07-12 Seung Pil KO Semiconductor devices and methods of fabricating the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329297B1 (en) * 2000-04-21 2001-12-11 Applied Materials, Inc. Dilute remote plasma clean
US7071100B2 (en) 2004-02-27 2006-07-04 Kei-Wei Chen Method of forming barrier layer with reduced resistivity and improved reliability in copper damascene process
US20070281082A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Flash Heating in Atomic Layer Deposition
US8354347B2 (en) * 2007-12-11 2013-01-15 Globalfoundries Singapore Pte. Ltd. Method of forming high-k dielectric stop layer for contact hole opening
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8461049B2 (en) * 2011-10-11 2013-06-11 United Microelectronics Corp. Method for fabricating semiconductor device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9564286B2 (en) * 2014-08-14 2017-02-07 Samsung Electronics Co., Ltd. Method of forming thin film of semiconductor device
US20160376705A1 (en) * 2015-06-25 2016-12-29 The Regents Of The University Of California Method for optical coating of large scale substrates
KR102424961B1 (ko) * 2015-07-07 2022-07-25 삼성전자주식회사 란타넘 화합물 및 그 제조 방법과 란타넘 전구체 조성물과 이를 이용한 박막 형성 방법 및 집적회로 소자의 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9799649B2 (en) * 2015-12-17 2017-10-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and manufacturing method thereof
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
JP7168586B2 (ja) * 2017-05-13 2022-11-09 アプライド マテリアルズ インコーポレイテッド 高品質のボイド充填法のための流動性堆積及び高密度プラズマ処理工程サイクル
US10665697B2 (en) * 2018-06-15 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11031287B2 (en) 2018-06-27 2021-06-08 Tokyo Electron Limited Fully self-aligned via with selective bilayer dielectric regrowth
US11521849B2 (en) * 2018-07-20 2022-12-06 Applied Materials, Inc. In-situ deposition process
US10790195B2 (en) * 2018-07-31 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Elongated pattern and formation thereof
US11043373B2 (en) 2018-07-31 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect system with improved low-k dielectrics
US11600530B2 (en) 2018-07-31 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US20200144397A1 (en) * 2018-11-05 2020-05-07 Applied Materials, Inc. Methods and apparatus for silicon-germanium pre-clean
US10720431B1 (en) * 2019-01-25 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with oxygen blocking layers
CN113906539A (zh) * 2019-05-23 2022-01-07 应用材料公司 原位原子层沉积工艺

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120018848A1 (en) * 2010-07-21 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. High surface dopant concentration semiconductor device and method of fabricating
US20140256094A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and Methods for Forming the Same
US20150262823A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conformity Control for Metal Gate Stack
US20180198059A1 (en) * 2017-01-10 2018-07-12 Seung Pil KO Semiconductor devices and methods of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113643980A (zh) * 2021-07-27 2021-11-12 上海华力集成电路制造有限公司 一种半导体器件及其形成方法

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