CN113050461A - Mvb芯片 - Google Patents
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Abstract
本发明提供一种MVB芯片，该芯片包括：电连接的主控单元、编译码单元等等；编译码单元，用于从MVB总线上接收MVB通信数据，并对MVB通信数据进行解码，并将主帧解码数据发送至主控单元；同时将需要发送的数据(包括主帧和从帧)进行编码发送到MVB总线上；主控单元，用于根据主帧解码数据，确定主帧解码数据对应的动作信息，并根据动作信息，获取并发送待发送数据，还可以实现主帧调度(例如上位机配置为主设备)、主帧判断、从帧处理、上位机访问，可以实现MVB网络链路控制协议，且符合IEC61375协议规定，还具有MVB1～4类设备的功能，提高列车运行的可靠性和稳定性。
Description
技术领域
本发明涉及车辆总线技术领域，尤其涉及一种MVB芯片。
背景技术
随着道路交通的快速发展，多功能车辆总线(MVB)协议作为列车通信网络(TCN)的重要组成部分，其已经成为高速电力列车控制系统的关键技术，可用于列车状态检测、故障诊断以及车载设备开发和调试等操作。
目前轨道领域列车网络控制系统中的各个子控制单元均采用MVB芯片等进行总线通信，MVB将位于同一车辆，或者固定连接在不同的车辆中的设备并连接到列车通信网络上的车辆总线，MVB对总线的介质访问采用集中控制、周期性分配的主从方式。
然而，现有技术的总线通信方式均由总线上唯一的总线管理器CPU集中控制管理，通常这种通信方式造成实时性不高、稳定性较差的问题。
发明内容
本发明提供一种MVB芯片，以实现MVB网络链路控制协议，且符合IEC61375协议规定，还具有MVB1～4类设备的功能，提高列车运行的可靠性和稳定性。
第一方面，本发明实施例提供的一种MVB芯片，该芯片包括：
编译码单元、CPU接口、主控单元、内部总线管理单元以及存储单元，
所述主控单元与所述CPU接口、所述内部总线管理单元分别电连接；所述CPU接口用于与上位机接口连接并建立通信；所述存储单元分别与所述编译码单元、所述主控单元、所述内部总线管理单元电连接；所述编译码单元与所述主控单元、所述内部总线管理单元分别电连接；
所述编译码单元，用于从MVB总线上接收MVB通信数据，并对所述MVB通信数据进行解码得到主帧解码数据，并将所述主帧解码数据发送至所述主控单元，并将待发送数据进行编码后发送至MVB总线上；
所述主控单元，用于根据所述主帧解码数据，确定所述主帧解码数据对应的动作信息；并根据所述动作信息，获取并发送待发送数据。
在一种可选的实施例中，若所述动作信息为接收数据，则所述待发送数据是从帧解码数据，所述主控单元，具体用于控制所述编译码单元从所述CPU接口接收CPU发送的通信数据，并对所述通信数据进行解码，得到从帧解码数据，且将所述从帧解码数据发送至存储单元；
若所述动作信息为发送数据，所述待发送数据是编码后的从帧数据，所述主控单元，具体用于所述存储单元将所述从帧数据通过所述内部总线管理单元发送至所述编译码单元，并由所述编译码单元接收所述从帧数据进行编码后得到所述编码后的从帧数据，将所述编码后的从帧数据发送至所述MVB总线。
在一种可选的实施例中，内部总线还包括上行内部线路和下行内部线路；所述内部总线管理单元用于根据所述主控单元的判断转换对所述上行内部线路和所述下行内部线路进行切换。
在一种可选的实施例中，所述编译码单元，还用于从MVB总线上接收MVB通信数据，并对所述MVB通信数据进行解码得到主帧解码数据，并将所述主帧解码数据存储至所述存储单元。
在一种可选的实施例中，还包括：线路切换单元；
所述线路切换单元与所述内部总线管理单元电连接，且与所述编译码单元电连接；
所述线路切换单元用于根据所述编译码单元的运行状态，通过所述主控单元控制所述线路切换单元中两路数据通道的选择。
在一种可选的实施例中，还包括：
接口单元，所述接口单元与所述编译码单元电连接，用于从MVB总线上接收MVB通信数据。
在一种可选的实施例中，所述芯片具有MVB1～4类设备的功能。
在一种可选的实施例中，所述芯片的生产工艺为0.18um CMOS，封装为QFP144。
在一种可选的实施例中，通过应用接口函数API对所述芯片进行配置，与上位机连接，其中接口协议采用UART。
在一种可选的实施例中，所述芯片的外部晶振为24MHz，包括EMD和ESD双介质通信。
第二方面，本发明提供的一种芯片研制的方法，应用于第一方面中任一项所述的芯片，包括：前端设计、前端验证、后端设计、后端验证、芯片加工、芯片测试的过程。
本发明提供一种MVB芯片，该芯片包括：编译码单元、CPU接口、主控单元、内部总线管理单元以及存储单元，所述主控单元与CPU接口内部总线管理单元分别电连接；所述CPU接口用于与上位机接口连接并建立通信；所述存储单元分别与所述编译码单元、所述主控单元、所述内部总线管理单元电连接；所述编译码单元与所述主控单元、所述内部总线管理单元分别电连接；所述编译码单元，用于从MVB总线上接收MVB通信数据，并对MVB通信数据进行解码(因为解码需要解主帧，同样从帧数据也要解析)，并将主帧解码数据发送至所述主控单元；同时将需要发送的数据进行编码发送至MVB总线上；所述主控单元，用于根据主帧解码数据，确定主帧解码数据对应的动作信息，并根据动作信息，获取并发送待发送数据，还可以实现主帧调度(例如上位机配置为主设备)、主帧判断、从帧处理、上位机访问，可以实现MVB网络链路控制协议，且符合IEC61375协议规定，还具有MVB1～4类设备的功能，提高列车运行的可靠性和稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一典型的应用场景示意图；
图2为本发明实施例一提供的MVB芯片的结构示意图；
图3为本发明实施例一提供的MVB芯片的数据序列的示意图；
图4为本发明实施例二提供的MVB芯片的结构示意图；
图5(a)为本发明实施例三提供的MVB芯片的时序图的示意图一；
图5(b)为本发明实施例三提供的MVB芯片的时序图的示意图二；
图5(c)为本发明实施例三提供的MVB芯片的时序图的示意图三；
图6为本发明实施例四提供的MVB芯片的设计流程示意图。
11、编译码单元，12、CPU接口，13、主控单元，14、内部总线管理单元，15、线路切换单元，16、存储单元。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面以具体地实施例对本发明的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本发明的实施例进行描述。
图1为本发明一典型的应用场景示意图，MVB芯片广泛应用于机车、高铁、动车、地铁等轨道交通行业中，如图1所示，MVB芯片10应用于机车01中，通过MVB芯片进行网络通信，可以实现MVB网络链路控制协议，且符合IEC61375协议规定，还具有MVB1～4类设备的功能，提高列车运行的可靠性和稳定性。
图2为本发明实施例一提供的MVB芯片的结构示意图，如图2所示，本实施例中的MVB芯片可以包括：编译码单元11，CPU接口12，主控单元13，内部总线管理单元14，存储单元16。
具体的，编译码单元11、CPU接口12、主控单元13、内部总线管理单元14以及存储单元16，主控单元13与CPU接口12、内部总线管理单元14分别电连接；CPU接口12用于与上位机接口连接并建立通信；存储单元16分别与编译码单11元、主控单元13、内部总线管理单元14电连接；编译码单元11与主控单元13、内部总线管理单元14分别电连接；编译码单元11，用于从MVB总线上接收MVB通信数据，并对MVB通信数据进行解码得到主帧解码数据，并将主帧解码数据发送至主控单元，并将待发送数据进行编码后发送至MVB总线上；主控单元13，用于根据主帧解码数据，确定主帧解码数据对应的动作信息；并根据动作信息，获取并发送待发送数据。
本实施例中实现了MVB网络链路控制协议，MVB协议的数据帧可以包括主帧和从帧，例如主帧的长度固定为33位，从帧的长度可以有33位、49位、81位、153位以及297位等等。MVB总线上传输的信号为数字信息，这些数字信号以帧为基本单位进行传输，主帧包括MVB总线的指令信息，从帧中包括MVB总线线路电平的下降沿可以设置为每一帧的开始，在一种可选的实施例中，除了帧头与帧尾的部分外，均为标准的曼彻斯特码，主帧和从帧的帧头具有不同的编码。
在一种可选的实施例中，MVB编码机制，例如采用从帧起始定界符SSD，数据帧类型判断符“F_code”。且数据类型可以分为过程数据帧(F＝0～4),其从帧数据有16bit，32bit，64bit，128bit或者256bit；消息数据帧(F＝12)，偶发性数据，其从帧数据有256bit；监督数据帧(F＝8、9、13、14、15)，其从帧数据有16bit。还可以包括Addr地址位，CheckSum校验序列，ED分界符结束等等，具体可以参考下图3，图3为本发明实施例一提供的MVB芯片的数据序列的示意图，如图3所示，线路信号在8位校验序列后完成终止，终止分界符不占位，如图3中加粗箭头所示，一个完整的主/从帧数据应包括起始分界符，帧数据，校验序列和终止分界符才算有效帧。
在一种可选的实施例中，若动作信息为接收数据，则待发送数据是从帧解码数据，主控单元，具体用于控制编译码单元从CPU接口接收CPU发送的通信数据，并对通信数据进行解码，得到从帧解码数据，且将从帧解码数据发送至存储单元；若动作信息为发送数据，待发送数据是编码后的从帧数据，主控单元，具体用于存储单元将从帧数据通过内部总线管理单元发送至编译码单元，并由编译码单元接收从帧数据进行编码后得到编码后的从帧数据，将编码后的从帧数据发送至MVB总线。
具体的，如果动作信息为接收数据的指令，则通过CPU接口12接收CPU发送的通信数据，并对通信数据进行解码，得到从帧数据，且将从帧解码数据发送至存储单元16。若动作信息为发送数据，待发送数据是编码后的从帧数据，主控单元13，具体用于存储单元16将从帧数据通过内部总线管理单元14发送至编译码单元11，并由编译码单元11接收从帧数据进行编码后得到编码后的从帧数据，将编码后的从帧数据发送至MVB总线。
在一种可选的实施例中，内部总线还包括上行内部线路和下行内部线路；内部总线管理单元用于根据主控单元的判断转换对上行内部线路和下行内部线路进行切换。
本实施例中，内部总线还包括上行内部线路和下行内部线路，且分别用于上行数据与下行数据的管理和切换，当主控单元检测上行内部线路具有数据传输时，对上行数据进行管理；当主控单元检测下行内部线路具有数据传输时，对下行数据进行管理，实现了总线的分配和调度，减少芯片功耗。
在一种可选的实施例中，编译码单元，还用于从MVB总线上接收MVB通信数据，并对MVB通信数据进行解码得到主帧解码数据，并将主帧解码数据存储至存储单元。
具体的，编译码单元11从MVB总线上接收MVB通信数据，并对MVB通信数据进行解码得到主帧解码数据，并将主帧解码数据存储至存储单元16。
图4为本发明实施例二提供的MVB芯片的结构示意图，如图4示出，本实施例中的MVB芯片在图2的基础上还包括：线路切换单元15。
具体的，线路切换单元15与内部总线管理单元14电连接，且与编译码单元11电连接；线路切换单元15用于根据编译码单元的运行状态，通过主控单元控制线路切换单元中两路数据通道的选择。
本实施例中，编译码单元具有A、B两条数据通道，可分别对传输数据进行接收或者发送，当检测其中一条数据通道不能正常工作时，则通过主控单元13将线路切换单元15中的另一条数据通道保持持续正常开启，能够保证两条数据通道冗余的可靠性，实现冗余功能。
在一种可选的实施例中，还包括：接口单元，接口单元与编译码单元电连接，用于从MVB总线上接收MVB通信数据。
具体的，编译码单元11可以通过接口单元从MVB总线上接收MVB通信数据，进而通过编译码单元对MVB通信数据进行处理，以使列车可靠、安全的运行。
本实施例中完全符合IEC61375协议规定芯片前端设计的规定。编译码单元实现曼切斯特编译码和对专用的MVB网络报文格式进行编码和解码，完成经电平转换后的信号的编解码；CPU接口主要与上位机通信，实现UART通信协议，主要完成上位机的配置和数据交互；主控单元是MVB链路协议控制的核心单元，实现总线管理，数据通信和处理等功能；内部总线管理单元，负责总线的分配和调度；线路切换主要对MVB两路总线进行监视和管理功能。实现了MVB网络链路控制协议，并符合IEC61375协议规定，还具有MVB1～4类设备的功能，提高列车运行的可靠性和稳定性。在一种可选的实施例中MVB芯片可支持不带CPU的MVB一类设备功能，只需要硬线设置就可以进行特定端口的过程数据通信和监视数据通信，极大满足了网络通信的需求。
在一种可选的实施例中，芯片的生产工艺为0.18um CMOS，封装为QFP144。
本实施例中MVB芯片对生产工艺要求不高，例如生产工艺为0.18umCMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)，且封装具有通用性，例如封装为QFP144，其中采用FPQ(Plastic Quad Flat Pockage，方型扁平式封装技术)便于后续的实际应用。具有成本低廉，集成简单，兼容性好等优点。
在一种可选的实施例中，通过应用接口API对芯片进行配置，接口协议采用URAT。
本实施例中，用户可以通过应用接口函数API(Application ProgrammingInterface，应用程序接口)对芯片进行配置，与上位机连接，接口协议采用UART(UniversalAsynchronous Receiver/Transmitter，通用异步收发传输器)，用户操作简单，容易掌握。
在一种可选的实施例中，MVB芯片外部晶振只需要24MHz，包括EMD和ESD双介质通信。
在一种可选的实施例中，MVB芯片使用外部芯片晶振后，其时钟频率即为晶振的频率，例如只需要24MHz。MVB物理层提供三种不同的介质，它们可以相同的速率运行，兼容EMD和ESD双介质通信，其中ESD为短距离传输，传输距离为20米，例如标准的RS-485收发器，可以支持32个设备，适用于封闭小室。EMD电器中距离传输，传输距离可达到200米，支持32个设备，屏蔽双绞线，变压器耦合。OGF远距离光学玻璃纤维介质，传输距离可达到2000米。随着MVB技术的不断发展，MVB物理层介质主要以EMD为主。MVB各个总线段必需经由连接不同介质的中继器将光纤汇入总线的星耦合器两种类型之一的耦合器相互连接。
在一种可选的实施例中，MVB芯片实现了IEC61375标准中规定的协议要求，实现了MVB链路协议控制功能。还具有MVB1～4类设备的所有功能，主要包括：过程数据(支持4096个端口)、消息数据(收发队列各256个字节)、监视数据(全网扫描，设备地址端口4096个)、总线管理(可一次性写入8192个主帧)、用户可自定义配置。
在一种可选的实施例中，MVB总线上连接的MVB设备按照性能可以分为0类～5类设备，其中，0类设备不具有数据通信能力，主要包括中继器和总线耦合器等。1类设备具有过程数据传输性能和设备状态响应性能；2类～5类设备除了具有1类设备的性能外，还具有传递消息数据的性能；此外，4类和5类设备还具有MVB总线管理功能。因此本发明实施例具有MVB1～4类设备的所有功能，实现了IEC61375标准中规定的协议要求，实现了MVB链路协议控制功能。
本发明实施例的专用的列车网MVB芯片，该芯片功耗低，集成简单，成本低廉；还可以通过CPU接口与上位机简单配置，用户可根据实际需要进行灵活配置，操作简单，便于掌握；并且该MVB芯片自主研发功能完善、兼容性好，能够取代国外同类芯片，提高列车网络控制系统国产化率；进而提高列车的成本等等。
在一种可选的实施例中，上位机与MVB芯片的接口通过简单的UART协议实现，其接口主要有地址总线、数据总线和读写信号，具体的时序要求参数在图5(a)、图5(b)、图5(c)中已经明确标出。图5(a)为本发明实施例三提供的MVB芯片的时序图的示意图一；图5(b)为本发明实施例三提供的MVB芯片的时序图的示意图二；图5(c)为本发明实施例三提供的MVB芯片的时序图的示意图三。如图5(a)地址与读写信号时序，其中，Adderss lines：地址总线，IOR：读信号信号，IOW：写信号，具体参考下表1。
表1
| 时序 | 符号 | min | max |
| 地址线相对于IOR/IOW延迟 | t<sub>asu</sub> | - | 20ns |
| 地址保持时间 | t<sub>ahd</sub> | 0ns | - |
| 访问周期 | t<sub>cyc</sub> | 200ns | |
| 访问空闲时间 | t<sub>idle</sub> | 80ns | - |
如图5(b)读周期时序图，其中IOR：读信号，SD：数据总线。具体参考下表2。
表2
| 时序 | 符号 | min | max |
| 数据出现在总线上 | t<sub>doe</sub> | 0ns | - |
| 数据有效(此时刻后可访问) | t<sub>acc</sub> | - | 130ns |
| 数据保持时间 | t<sub>dhld</sub> | 0ns | - |
| 高阻态最大恢复时间 | t<sub>dts</sub> | - | 30ns |
如图5(c)为写周期时序图，其中，IOW：写信号，SD：数据总线。具体如下表3。
表3
| 时序 | 符号 | min | max |
| 数据建立时间 | t<sub>dsu</sub> | - | 80ns |
| 数据保持时间 | t<sub>dhd</sub> | 0ns | - |
通过这些时序图可以看出时序要求较为简单，实现容易。上位机接口主要完成CPU对MVB芯片的配置和数据交互，进而实现对MVB网络数据的收发和调配。
本实施例中总线管理功能是MVB芯片4类设备的必备功能，负责总线的通信调度；线路冗余切换功能是MVB总线冗余可靠性的功能，能够保证双线冗余的可靠性。极大满足了列车网络通信的需求。
参考图6，图6为本发明实施例四提供的MVB芯片的设计流程示意图。如图6所示，MVB芯片设计流程包括了前端设计、前端验证、后端设计、后端验证、芯片加工、芯片测试。前端设计主要是利用硬件描述语言(VHDL)对协议功能的代码实现或者称之为RTL实现；前端验证是对前端设计代码的功能性验证，看是否满足功能的要求；后端设计主要是对前端代码进行综合、布局布线和物理版图设计；后端验证主要就是检查时间模型是否满足时间要求，是否实现了时间所需的功能以及在设计需求规定的条件下，电路是否完成正常的功能；芯片加工就是根据生产工艺的要求，对前面实现功能的物理实现；芯片测试主要是对生产出来的芯片进行封装测试、功能验证测试、一致性测试、型式试验测试。
此外，本申请实施例还提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机执行指令，当用户设备的至少一个处理器执行该计算机执行指令时，用户设备执行上述各种可能的方法。
其中，计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。另外，该ASIC可以位于用户设备中。当然，处理器和存储介质也可以作为分立组件存在于通信设备中。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种MVB芯片，其特征在于，包括：
编译码单元、CPU接口、主控单元、内部总线管理单元以及存储单元，
所述主控单元与所述CPU接口、所述内部总线管理单元分别电连接；所述CPU接口用于与上位机接口连接并建立通信；所述存储单元分别与所述编译码单元、所述主控单元、所述内部总线管理单元电连接；所述编译码单元与所述主控单元、所述内部总线管理单元分别电连接；
所述编译码单元，用于从MVB总线上接收MVB通信数据，并对所述MVB通信数据进行解码，并将所述主帧解码数据发送至所述主控单元，并将待发送数据进行编码后发送至MVB总线上；
所述主控单元，用于根据所述主帧解码数据，确定所述主帧解码数据对应的动作信息；并根据所述动作信息，获取并发送待发送数据。
2.根据权利要求1所述的芯片，其特征在于，若所述动作信息为接收数据，则所述待发送数据是从帧解码数据，所述主控单元，具体用于控制所述编译码单元从所述CPU接口接收CPU发送的通信数据，并对所述通信数据进行解码，得到从帧解码数据，且将所述从帧解码数据发送至存储单元；
若所述动作信息为发送数据，所述待发送数据是编码后的从帧数据，所述主控单元，具体用于所述存储单元将所述从帧数据通过所述内部总线管理单元发送至所述编译码单元，并由所述编译码单元接收所述从帧数据进行编码后得到所述编码后的从帧数据，将所述编码后的从帧数据发送至所述MVB总线。
3.根据权利要求1所述的芯片，其特征在于，内部总线还包括上行内部线路和下行内部线路；所述内部总线管理单元用于根据所述主控单元的判断转换对所述上行内部线路和所述下行内部线路进行切换。
4.根据权利要求1所述的芯片，其特征在于，所述编译码单元，还用于从MVB总线上接收MVB通信数据，并对所述MVB通信数据进行解码得到主帧解码数据，并将所述主帧解码数据存储至所述存储单元。
5.根据权利要求1所述的芯片，其特征在于，还包括：线路切换单元；
所述线路切换单元与所述内部总线管理单元电连接，且与所述编译码单元电连接；
所述线路切换单元用于根据所述编译码单元的运行状态，通过所述主控单元控制所述线路切换单元中两路数据通道的选择。
6.根据权利要求1-4任一项所述的芯片，其特征在于，还包括：
接口单元，所述接口单元与所述编译码单元电连接，用于从MVB总线上接收MVB通信数据。
7.根据权利要求1-4任一项所述的芯片，其特征在于，所述芯片具有MVB1～4类设备的功能。
8.根据权利要求1-4任一项所述的芯片，其特征在于，所述芯片的生产工艺为0.18umCMOS，封装为QFP144。
9.根据权利要求1-4任一项所述的芯片，其特征在于，通过应用接口函数API对所述芯片进行配置，与上位机连接，其中接口协议采用UART。
10.根据权利要求1-4任一项所述的芯片，其特征在于，所述芯片的外部晶振为24MHz，包括EMD和ESD双介质通信。
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