CN103095510B - 多功能车辆总线分析设备 - Google Patents
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Abstract
本发明提供一种MVB分析设备，包括：彼此相连的MVBCS1芯片和存储器，以及分别与MVBCS1芯片和存储器相连的中央处理器CPU；MVBCS1芯片用于从MVB总线上接收主帧，对主帧进行解码，得到主帧解码数据，并将主帧解码数据发送给CPU；CPU用于根据主帧解码数据确定主帧对应的MVB分析设备上的端口信息和动作信息；如果动作信息为接收数据，CPU控制MVBCS1芯片从端口信息接收主帧对应的从帧，对从帧进行解码，得到从帧解码数据，并将从帧解码数据发送给存储器；如果动作信息为发送数据，CPU控制存储器将其存储的主帧对应的从帧解码数据从端口信息发送给MVBCS1芯片，由MVBCS1芯片对接收到的从帧解码数据进行编码后发送给MVB总线。
Description
技术领域
本发明涉及多功能车辆总线(Multifunction Vehicle Bus，简称为：MVB)技术领域，尤其涉及一种MVB分析设备。
背景技术
随着高速铁路的迅速发展以及机车车辆的现代化发展趋势，MVB逐渐成为新一代车辆的通信总线标准。MVB是将位于同一车辆，或者固定连接的不同车辆中的标准设备连接到列车通信网络上的车辆总线。MVB对总线的介质访问采用集中控制、周期性分配的主从方式，由总线上唯一的总线管理器(即主设备)集中控制介质的存取。
在实现本发明过程中，发明人发现现有技术中至少存在如下问题：
在MVB上接收到的MVB数据通常经过中央处理器(Central ProcessingUnit；以下简称：CPU)和现场可编程门阵列FPGA处理。而采用FPGA处理的方式实时性并不是很高、稳定性也不是很强。
发明内容
本发明提供一种用于解决现有技术中采用CPU和FPGA处理MVB数据时实时性不高、稳定性不强的问题的MVB分析设备。
本发明提供的MVB分析设备，包括：彼此相连的MVBCS1芯片和存储器，以及分别与所述MVBCS1芯片和所述存储器相连的中央处理器CPU；
所述MVBCS1芯片用于从MVB总线上接收主帧，对所述主帧进行解码，得到主帧解码数据，并将所述主帧解码数据发送给所述CPU；
所述CPU用于根据所述主帧解码数据确定所述主帧对应的所述MVB分析设备上的端口信息和动作信息；
如果所述动作信息为接收数据，所述CPU控制所述MVBCS1芯片从所述端口信息接收所述主帧对应的从帧，对所述从帧进行解码，得到从帧解码数据，并将所述从帧解码数据发送给所述存储器；
如果所述动作信息为发送数据，所述CPU控制所述存储器将其存储的所述主帧对应的从帧解码数据从所述端口信息发送给所述MVBCS1芯片，由所述MVBCS1芯片对接收到的从帧解码数据进行编码后发送给所述MVB总线。
本发明提供的MVB分析设备，通过MVBCS1芯片有效实现了实时性更高、稳定性更强的MVB数据分析，提高了列车运行的可靠性和稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍。
图1为本发明实施例提供的MVB分析设备的结构示意图；
图2为本发明实施例提供的又一种MVB分析设备的结构示意图；
图3为本发明实施例提供的再一种MVB分析设备的结构示意图；
图4为本发明实施例提供的MVBCS1芯片1的结构示意图；
图5为本发明实施例提供的CPU3的结构示意图；
图6为本发明实施例提供的存储器2的结构示意图；
图7为本发明实施例提供的还一种MVB分析设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的MVB分析设备的结构示意图，如图1所示，该MVB分析设备包括：彼此相连的MVBCS1芯片1和存储器2，以及分别与MVBCS1芯片1和存储器2相连的中央处理器CPU3。其中，MVBCS1芯片1用于从MVB总线上接收主帧，对主帧进行解码，得到主帧解码数据，并将主帧解码数据发送给CPU3；CPU3用于根据主帧解码数据确定主帧对应的MVB分析设备上的端口信息和动作信息；如果动作信息为接收数据，CPU3控制MVBCS1芯片1从端口信息接收主帧对应的从帧，对从帧进行解码，得到从帧解码数据，并将从帧解码数据发送给存储器2；如果动作信息为发送数据，CPU3控制存储器2将其存储的主帧对应的从帧解码数据从端口信息发送给MVBCS1芯片1，由MVBCS1芯片1对接收到的从帧解码数据进行编码后发送给MVB总线。
需要说明的是，MVB总线上连接的MVB分析设备按照性能可以分为0类～5类设备。其中，0类设备不具有数据通信能力，主要包括中继器和总线耦合器等。1类设备具有过程数据传输性能和设备状态响应性能；2类～5类设备出了具有1类设备的性能外，还有具有传递消息数据的性能；此外，4类和5类设备还具有MVB总线管理功能。由于1类～5类设备具有传输过程数据的性能，因此，本发明实施例提供的具有USB接口和MVB接口的MVB分析设备可以是1类～5类设备中的一个功能模块，也可以是1类～5类设备中的一个设备，不用以限制本发明的保护范围。
具体的，MVB总线上传输的信号为数字信号，这些数字信号以帧为基本单位进行传输。帧可以分为主帧和从帧。主帧中包括MVB总线的指令信息，从帧中包括MVB总线发送的具体数据信息。无论是主帧还是从帧，都具有帧头和帧尾，其中，MVB总线线路电平的下降沿为每一帧的开始，帧尾为0.75BT+125nS的低电平。除了帧头和帧尾的部分外，均为标准的曼彻斯特码。主帧和从帧的帧头具有不同的编码。MVBCS1芯片1从MVB总线上接收到数字信号，即接收到主帧后，对主帧进行解码，将主帧的解码数据发送给CPU3，这些解码数据为CPU3能够识别的逻辑数据。主帧中包括的指令信息可以包括端口信息和动作信息，动作信息具体可以为指示该MVB分析设备接收数据，或者指示该MVB分析设备发送数据等，端口信息为MVB总线上的主设备指示该MVB分析设备接收数据或者发送数据的端口信息。
如果动作信息为接收数据的指令，则CPU3能够从该主帧解码数据中判断出MVB分析设备上对应的接收端口信息，并控制MVBCS1芯片1在该接收端口信息上读取从帧，并将从帧进行解码，得到从帧解码数据，并将从帧解码数据发送给存储器2进行存储。
如果动作信息为发送数据的指令，则CPU3能够根据主帧解码数据中判断出MVB分析设备上对应的发送端口信息，并指示存储器2从上述发送端口信息发送数据至MVBCS1芯片1，由MVBCS1芯片1对存储器2中存储的数据进行编码之后发送给MVB总线。其中，MVBCS1芯片1对存储器2中存储的数据进行编码具体可以为：首先增加一个从帧帧头，然后按设定位(如8位)位宽依次读取存储器2中的数据，并将读取到的数据编译成标准的曼彻斯特码。数据读取完毕后，在数据末尾加一个从帧帧尾。在读取存储器2中的数据时，每经过设定位位宽后，还可以附加一个设定位(如8位)的校验码，用以后续的数据校验过程。
在上述实施方式的基础上，图2为本发明实施例提供的又一种MVB分析设备的结构示意图，如图2所示，在图1所示的MVB分析设备的基础上，还可以包括：USB转换器4。该USB转换器4与存储器2相连，用于接收存储器2在设定时间发送的从帧解码数据，并将从帧解码数据转换为USB数据。
在上述实施方式的基础上，图3为本发明实施例提供的再一种MVB分析设备的结构示意图，如图3所示，在图2所示的MVB分析设备的基础上，还可以包括：显示器5。该显示器5与USB转换器4相连，用于接收USB转换器4发送的USB数据并将USB数据进行显示。该显示器5可以是具有VC++软件显示功能的图像显示模块。
在上述实施方式的基础上，图4为本发明实施例提供的MVBCS1芯片1的结构示意图，如图4所示，该MVBCS1芯片1可以包括：两两连接的接口单元11、判断单元12和解码单元13。其中，接口单元11用于从MVB总线上接收数据帧，判断单元12用于判断接口单元11接收到的数据帧的帧头是否正确，解码单元13用于当判断单元12的判断结果为正确时，对帧头之后的数据进行解码，并由接口单元11将解码单元13得到的解码数据发送给CPU3。
在上述实施例的基础上，图5为本发明实施例提供的CPU3的结构示意图，如图5所示，该CPU3可以包括：依次连接的接收单元31、比较单元32和控制单元33。其中，接收单元31用于接收MVBCS1芯片1发送的主帧解码数据，该主帧解码数据中可以包括动作信息和端口信息，根据动作信息可以知道MVB总线的主设备指示MVB分析设备接收数据或者发送数据，根据端口信息可以知道MVB总线的主设备指示MVB分析设备的哪个端口信息接收数据或者发送数据。具体的，比较单元32用于将端口信息与MVB分析设备各个端口的属性进行比较，如果端口信息与MVB分析设备某一个端口信息的属性相同，则说明MVB总线的主设备指示由MVB分析设备的该端口信息接收数据或者发送数据。这时，控制单元33可以将该端口信息置位为有效。当端口信息置位为有效时，该端口信息可用于接收数据或发送数据。
在上述实施例的基础上，图6为本发明实施例提供的存储器2的结构示意图，如图6所示，该存储器2可以包括：依次连接的临时存储单元21、校验单元22和存储单元23。其中，临时存储单元21用于对接收到的从帧解码数据进行临时存储，校验单元22用于对临时存储单元21中存储的从帧解码数据进行校验，存储单元23用于如果校验单元22的校验结果为从帧解码数据无错误，则将从帧解码数据进行存储。临时存储单元21还用于如果校验单元22的校验结果为从帧解码数据有误，删除自身保存的从帧解码数据。其中，校验单元22可每经过规定的位长，读入一个8位的循环冗余码校验(CyclicalRedundancy Check，简称为：CRC)，对临时存储单元21中的从帧解码数据进行校验。
在上述实施例的基础上，图7为本发明实施例提供的还一种MVB分析设备的结构示意图，如图7所示，该MVB分析设备还可以包括：与CPU3连接的地址配置器6，用于确定MVB分析设备在MVB总线上的逻辑地址。其中，地址配置器6主要用于对MVB分析设备进行编码，得到编码值，并通过编码值获得MVB逻辑地址和设备地址。其中，MVB总线上的设备地址和逻辑地址为12位二进制，其中，设备地址＝MVB逻辑地址＝编码值*16。MVB总线上的主设备可以根据设备地址向总线上连接的MVB分析设备发送数据。
本发明实施例提供的MVB分析设备，通过MVBCS1芯片有效实现了实时性更高、稳定性更强的MVB数据分析，提高了列车运行的可靠性和稳定性。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (5)
1.一种MVB分析设备，其特征在于，包括：彼此相连的MVBCS1芯片和存储器，以及分别与所述MVBCS1芯片和所述存储器相连的CPU；
所述MVBCS1芯片用于从MVB总线上接收主帧，对所述主帧进行解码，得到主帧解码数据，并将所述主帧解码数据发送给所述CPU；
所述CPU用于根据所述主帧解码数据确定所述主帧对应的所述MVB分析设备上的端口信息和动作信息；
如果所述动作信息为接收数据，所述CPU控制所述MVBCS1芯片从所述端口信息接收所述主帧对应的从帧，对所述从帧进行解码，得到从帧解码数据，并将所述从帧解码数据发送给所述存储器；
如果所述动作信息为发送数据，所述CPU控制所述存储器将其存储的所述主帧对应的从帧解码数据从所述端口信息发送给所述MVBCS1芯片，由所述MVBCS1芯片对接收到的从帧解码数据进行编码后发送给所述MVB总线；
所述的MVB分析设备还包括：与所述存储器相连的USB转换器，所述USB转换器用于接收所述存储器在设定时间发送的所述从帧解码数据，并将所述从帧解码数据转换为USB数据；
所述的MVB分析设备还包括：与所述USB转换器相连的显示器，所述显示器用于接收所述USB转换器发送的USB数据并将所述USB数据进行显示，所述显示器具有VC++软件显示功能。
2.根据权利要求1所述的MVB分析设备，其特征在于，所述MVBCS1芯片包括：两两连接的接口单元、判断单元和解码单元；
所述接口单元用于从MVB总线上接收数据帧；
所述判断单元用于判断所述接口单元接收到的数据帧的帧头是否正确；
所述解码单元用于当所述判断单元的判断结果为正确时，对帧头之后的数据进行解码；
所述接口单元还用于将所述解码单元中的解码数据发送给所述CPU。
3.根据权利要求1所述的MVB分析设备，其特征在于，所述CPU包括：依次连接的接收单元、比较单元和控制单元；
所述接收单元用于接收所述MVBCS1芯片发送的主帧解码数据，所述主帧解码数据中包括动作信息和端口信息；
所述比较单元将所述主帧解码数据中的端口信息与所述MVB分析设备各个端口的属性进行比较；
所述控制单元用于如果所述比较单元中得到所述端口信息与所述MVB分析设备中的第一端口的属性相同，则将所述MVB分析设备的第一端口置位为有效。
4.根据权利要求1所述的MVB分析设备，其特征在于，所述存储器包括：依次连接的临时存储单元、校验单元和存储单元；
所述临时存储单元用于对接收到的从帧解码数据进行临时存储；
所述校验单元用于对所述临时存储单元中存储的从帧解码数据进行校验；
所述存储单元用于如果所述校验单元的校验结果为所述从帧解码数据无误，则将所述从帧解码数据进行保存；
所述临时存储单元还用于如果所述校验单元的校验结果为所述从帧解码数据有误，则删除自身存储的所述从帧解码数据。
5.根据权利要求1所述的MVB分析设备，其特征在于，还包括：与CPU连接的地址配置器，所述地址配置器用于确定所述MVB分析设备在MVB总线上的逻辑地址。
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