CN113035838A - 半导体结构及其制备方法 - Google Patents

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CN113035838A CN201911351118.8A CN201911351118A CN113035838A CN 113035838 A CN113035838 A CN 113035838A CN 201911351118 A CN201911351118 A CN 201911351118A CN 113035838 A CN113035838 A CN 113035838A
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Abstract

本发明涉及一种半导体结构的制备方法，包括以下步骤：提供介电层；于介电层内或介电层的表面形成低介电常数材料层，且与介电层内形成导线层，低介电常数材料层至少位于相邻导线层之间。使得在半导体结构中同层相邻铜线之间的寄生电容减小，工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在半导体制造过程中，随着集成电路特征尺寸的减小，由单大马士革工艺形成的铜金属线的间距很小，且铜金属线的电阻率会急剧增大，尤其是在90nm及其以下制程节点时更为明显；这将导致相邻铜金属线之间会产生较大的寄生电容，这对器件的可靠性以及使用寿命都有很大影响。
发明内容
基于此，有必要针对上述技术问题，提供一种半导体结构及其制备方法。
一种半导体结构的制备方法，包括以下步骤：
提供介电层；
于所述介电层内或所述介电层的表面形成低介电常数材料层，且于所述介电层内形成导线层，所述低介电常数材料层至少位于相邻所述导线层之间。
通过上述的半导体结构的制备方法，使得在半导体结构中同层相邻铜线之间的寄生电容减小，工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。
在其中一个实施例中，于所述介电层内形成所述低介电常数材料层和所述导线层包括：
于所述介电层内形成沟槽；
于所述沟槽的侧壁及底部形成金属阻挡层；
于所述金属阻挡层的表面形成所述导线层，所述导线层填满所述沟槽；
于所述介电层上形成凹槽，所述凹槽位于相邻所述导线层之间；
至少于所述凹槽的侧壁及底部形成低介电常数材料层。
在其中一个实施例中，所述凹槽的纵截面形状包括倒梯形。
在其中一个实施例中，所述凹槽的底部不高于所述导线层的底部。
在其中一个实施例中，于所述介电层内形成所述低介电常数材料层和所述导线层包括：
于所述介电层内形成沟槽；
于所述沟槽侧壁上形成低介电常数材料层；
于所述低介电常数材料层的表面和所述沟槽的底部形成金属阻挡层；
于所述金属阻挡层的表面形成所述导线层，所述导线层填满所述沟槽。
在其中一个实施例中，于所述介电层的上表面形成所述低介电常数材料层，且于所述介电层内形成所述导线层包括：
于所述介电层上表面形成低介电常数材料层；
于所述介电层和所述低介电常数材料层内形成沟槽；
于所述沟槽的侧壁及底部形成金属阻挡层；
于所述金属阻挡层的表面形成所述导线层，所述导线层填满所述沟槽。
在其中一个实施例中，于所述介电层内形成所述低介电常数材料层和所述导线层之后还包括如下步骤：于所述介电层的表面形成保护层，所述保护层覆盖所述介电层、所述低介电常数材料层及所述导线层的表面。
在其中一个实施例中，其特征在于，提供的所述介电层内形成有导电结构，所述沟槽暴露出所述导电结构，所述导线层与所述导电结构电连接。
本发明还提供了一种半导体结构，包括：
介电层；
导线层，位于所述介电层内；
低介电常数材料层，位于所述介电层内或位于所述介电层的上表面，且至少位于相邻所述导线层之间。
在其中一个实施例中，所述低介电常数材料层位于所述介电层内，且位于相邻所述导线层之间的所述低介电常数材料层包括一体连接的水平部和倾斜部，所述倾斜部位于所述水平部的两侧，且所述倾斜部的底部与所述水平部相连接。
在其中一个实施例中，所述水平部不高于所述导线层的底部。
在其中一个实施例中，所述低介电常数材料层位于所述介电层内，位于所述导线层外围，且位于所述导线层与所述介电层之间。
在其中一个实施例中，所述低介电常数材料层位于所述介电层的上表面，所述导线层沿厚度方向穿过所述低介电常数材料层且延伸至所述介电层内。
在其中一个实施例中，还包括：
导电结构，位于所述介电层内，且位于所述导线层的下方；
金属阻挡层，位于所述导线层与所述导电结构和所述介电层之间或位于所述导线层与所述导电结构和所述低介电常数材料层之间。
附图说明
图1为本发明一个实施例展示半导体结构的制备方法流程图；
图2为本发明另一个实施例展示半导体结构的制备方法流程图；
图3为本发明的一个实施例中提供介电层后的截面结构示意图图；
图4为本发明一个实施例中形成沟槽后的截面结构示意图；
图5至图6为本发明一个实施例中形成导线层和金属阻挡层的截面结构示意图；
图7为本发明一个实施例中形成沟槽后的截面结构示意图；
图8为本发明一个实施例中形成低介电常数材料层后的截面结构示意图；
图9至图10为本发明一个实施例中形成保护层的截面结构示意图；其中，图10亦为本发明一个实施例中提供的半导体结构的截面结构示意图；
图11为本发明另一个实施例中形成沟槽后的截面结构示意图；
图12至图13为本发明另一个实施例中形成低介电常数材料层的截面结构示意图；
图14至图16为本发明另一个实施例中形成导线层和金属阻挡层的截面结构示意图；
图17为本发明另一个实施例中形成保护层后的截面结构示意图；其中，图17亦为本发明另一个实施例中提供的半导体结构的截面结构示意图；
图18为本发明的又一个实施例中形成低介电常数材料层后的截面结构图；
图19为本发明的又一个实施例中形成沟槽后的截面结构示意图；
图20至图22为本发明的又一个实施例中形成导线层和金属阻挡层的截面结构示意图；
图23为本发明的又一个实施例中形成保护层后的截面结构示意图；其中，图23亦为本发明又一个实施例中提供的半导体结构的截面结构示意图。
附图标记：10、介电层；11、低介电常数材料层；12、导线层；13、导电结构；14、导电金属层；15、阻挡层；16、沟槽；17、金属阻挡层；18、凹槽；19、保护层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
为了减小半导体内铜线之间产生的寄生电容，如图1所示，本发明提供了一种半导体结构的制备方法，包括以下步骤：
步骤S10：提供介电层10；
步骤S20：于介电层10内或介电层10的表面形成低介电常数材料层11，且于介电层10内形成导线层12，低介电常数材料层11至少位于相邻导线层12之间。
对于步骤S10，如图3所示，在一个可选的实施例中，提供的介电层10可以由氧化物形成，可以为二氧化硅，介电层10内可以包括导电结构13，导电结构13可以包括导电金属层14和阻挡层15，导电金属层14可以为金属铝，阻挡层15可以为钛或氮化钛，阻挡层15位于导电金属层14与介电层10之间。
对于步骤S20，在一个可选的实施例中具体包括以下步骤：
步骤S201：于介电层10内形成沟槽16，如图4所示。
具体的，于介电层10表面形成掩膜层，掩膜层可以为光刻胶层，光刻刻蚀掩膜层以将掩膜层图形化；根据图形化后的掩膜层刻蚀介电层10以形成沟槽16，并去除掩膜层；清洗沟槽16内的残留物。沟槽16暴露出导电结构13；具体的，可以通过干法刻蚀工艺刻蚀介电层10。
步骤S202：于沟槽16的侧壁及底部形成金属阻挡层17，如图5所示。
具体的，通过沉积工艺在沟槽16的侧壁及底壁上形成金属阻挡层17，金属阻挡层17可以为钽或氮化钽材料，金属阻挡层17能够缓解金属铜等向介电层10内扩散的情况。
步骤S203：于金属阻挡层17的表面形成导线层12，导线层12填满沟槽16，如图5和图6所示。
具体的，导线层12可以由金属铜制成，在金属阻挡层17表面采用电化学镀工艺生长金属铜，并采用化学机械研磨工艺抛光半导体结构的上表面直至暴露介电层10的上表面，保留沟槽16内的金属铜和金属阻挡材料层以形成导线层12和金属阻挡层17。
步骤S204：于介电层10上形成凹槽18，凹槽18位于相邻导线层12之间，如图7所示。
具体的，通过干法刻蚀工艺或者其他具有高选择比的刻蚀工艺刻蚀去除相邻导线层12之间的介电层10以形成凹槽18，凹槽18的纵截面形状包括倒梯形，且凹槽18的底部不高于导线层12的底部。
步骤S205：至少于凹槽18的侧壁及底部形成低介电常数材料层11，如图8所示。
具体的，采用沉积工艺在介电层10上表面和凹槽18的底部及侧壁形成低介电常数材料层11，低介电常数材料可以为氮碳化硅，在其他可选的实施例中还可以在导线层12的顶部沉积形成低介电常数材料层11。
在其他可选的实施例中，步骤S20具体的包括以下步骤：
步骤S201：于介电层10内形成沟槽16，如图11所示。
具体的，于介电层10表面形成掩膜层，掩膜层可以为光刻胶层，光刻刻蚀掩膜层以将掩膜层图形化；根据图形化后的掩膜层刻蚀介电层10以形成沟槽16；并去除掩膜层；清洗沟槽16内的残留物。沟槽16暴露出导电结构13；具体的，可以通过干法刻蚀工艺刻形成沟槽16。
步骤S202：于沟槽16侧壁上形成低介电常数材料层11，如图12和图13所示。
具体的，于沟槽16的侧壁、底壁及介电层10的上表面上沉积形成低介电常数材料层11，低介电常数材料层11可以为氮碳化硅层。完成低介电常数材料层11的沉积后去除位于介电层10上表面的低介电常数材料层11及位于沟槽16底部的低介电常数材料层11，露出沟槽16的底壁和介电层10的上表面，仅保留沟槽16侧壁上的低介电常数材料；具体的，可以通过回刻工艺去除位于介电层10上表面的低介电常数材料层11及沟槽16底部的低介电常数材料层11。
步骤S203：于低介电常数材料层11的表面和沟槽16的底部形成金属阻挡层17，如图14所示。
具体的，在低介电常数材料层11的表面、沟槽16的底部和介电层10的上表面沉积金属阻挡材料层，金属阻挡材料层可以为钽或者氮化钽，低介电常数材料层11表面和沟槽16底部的金属阻挡材料层形成金属阻挡层17。
步骤S204：于金属阻挡层17的表面形成导线层12，导线层12填满沟槽16，如图15和图16所示。
具体的，导线层12可以由金属铜制成，在金属阻挡层17表面采用电化学镀工艺生长金属铜，并采用化学机械研磨工艺抛光半导体结构的上表面，去除介电层10上表面的金属铜和金属阻挡材料层，保留沟槽16内的金属铜和金属阻挡材料层以形成导线层12和金属阻挡层17。
在其他可选的实施例中，步骤S20具体的包括以下步骤：
步骤S201：于介电层10上表面形成低介电常数材料层11，如图18所示。
采用沉积工艺在介电层10上的上表面沉积形成低介电常数材料层11，低介电常数材料层11可以由氮碳化硅形成。
步骤S202：于介电层10和低介电常数材料层11内形成沟槽16，如图19所示。
具体的，在低介电常数材料层11的上表面上形成掩膜层，掩膜层可以为光刻胶层，光刻刻蚀掩膜层以将掩膜层图形化，图形化后的掩膜层暴露出低介电常数材料层11；基于图形化后的掩膜层刻蚀低介电常数材料层11和介电层10以形成沟槽16；；去除掩膜层并清洗沟槽16间的残留物。沟槽16暴露出导电结构13；具体的，可以通过干法刻蚀工艺形成沟槽16。
步骤S203：于沟槽16的侧壁及底部形成金属阻挡层17，如图20所示。
具体的，于沟槽16的侧壁、底部及低介电常数材料层11的上表面沉积形成金属阻挡材料层，沟槽16侧壁及底部的金属阻挡材料层形成金属阻挡层17。
步骤S204：于金属阻挡层17的表面形成导线层12，导线层12填满沟槽16，如图21和图22所示。
具体的，导线层12可以由金属铜制成，在金属阻挡层17表面采用电化学镀工艺生长金属铜，并采用化学机械研磨工艺抛光半导体结构的上表面直至暴露介电常数层的上表面，保留沟槽16内的金属铜和金属阻挡材料层以形成导线层12和金属阻挡层17。
在步骤S20之后还包括步骤S30：于介电层10的表面形成保护层19，保护层19覆盖介电层10、低介电常数材料层11及导线层12的表面，如图10、图17或图23所示。
具体的，保护层19可以为氮化硅，保护层19由沉积工艺形成，如图9至图10所示，在其他可选的实施例中，保护层19可以为沉积在低介电常数材料层11上的二氧化硅材料层，通过化学机械研磨工艺对二氧化硅材料层进行平坦化以获得保护层19。
本发明还提供了一种半导体结构，如图10所示，包括：介电层10；导线层12，位于介电层10内；低介电常数材料层11，位于介电层10内或位于介电层10的上表面，且至少位于相邻导线层12之间。
介电层10可以由氧化物形成，可以为二氧化硅，导线层12可以由金属铜形成，在一个可选的实施例中，介电层10内包括导电结构13，导电结构13包括导电金属层14和阻挡层15，导线层12与导电金属层14电连接。导电金属层14层可以为金属铝，阻挡层15可以为钛或氮化钛，阻挡层15位于导电金属层14和介电层10之间。
具体的，低介电常数材料层11位于介电层10内，介电层10可以由二氧化硅形成，低介电常数材料层11可以由氮碳化硅形成，位于相邻两导线层12之间的低介电常数材料层11包括一体连接的水平部和倾斜部，倾斜部位于水平部的两侧，倾斜部的底部与水平部相连接，水平部不高于导线层12的底部。在其他可选的实施例中，低介电常数材料层11还包括位于导线层12上表面的水平部，位于导线层12上表面的水平部的两侧分别与导线层12两侧的倾斜部的顶端一体连接。
具体的，半导体结构还包括金属阻挡层17，金属阻挡层17位于导线层12与介电层10之间，或者位于导线层12与导电结构13和低介电常数材料层11之间。金属阻挡层17可以为钽层或氮化钽层，能够阻挡金属铜向介电层10中扩散。
如图17所示，在一个可选的实施例中，本发明还提供一种半导体结构，本实施例中提供的半导体结构与图10中所述的半导体结构大致相同，二者的区别在于低介电常数材料层11的位置不同，相较于图10中的半导体结构，本实施例中的低介电常数材料层11位于介电层10内，位于导线层12的外围，且位于导线层12与介电层10之间，低介电常数材料层11的上表面与导线层12的上表面平齐，下表面与导线层12的下表面相平齐。介电层10上表面上形成有保护层19，保护层19可以为氮化硅层，由沉积工艺形成，覆盖介电层10、导线层12和低介电常数材料层11。本实施例中的半导体结构中的其他结构与图10中的半导体结构中的其他结构相同，此处不再累述。
如图23所示，在一个可选的实施例中，本发明还提供一种半导体结构，本实施例中提供的半导体结构与图10中所述的半导体结构大致相同，二者的区别在于低介电常数材料层11的位置不同，相较于图10中的半导体结构，本实施例中的低介电常数材料层11位于介电层10的上表面，导线层12沿厚度方向穿过低介电常数材料层11且延伸至介电层10内，低介电常数材料层11表面形成有保护层19，保护层19可以为氮化硅层，由沉积工艺形成，覆盖导线层12和低介电常数材料层11。本实施例中的半导体结构中的其他结构与图10中的半导体结构中的其他结构相同，此处不再累述。
综上，通过低介电常数材料层11使得半导体结构中同层相邻铜线之间的寄生电容减小，工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (14)

1.一种半导体结构的制备方法，其特征在于，包括以下步骤：
提供介电层；
于所述介电层内或所述介电层的表面形成低介电常数材料层，且于所述介电层内形成导线层，所述低介电常数材料层至少位于相邻所述导线层之间。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述介电层内形成所述低介电常数材料层和所述导线层包括：
于所述介电层内形成沟槽；
于所述沟槽的侧壁及底部形成金属阻挡层；
于所述金属阻挡层的表面形成所述导线层，所述导线层填满所述沟槽；
于所述介电层上形成凹槽，所述凹槽位于相邻所述导线层之间；
至少于所述凹槽的侧壁及底部形成低介电常数材料层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述凹槽的纵截面形状包括倒梯形。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述凹槽的底部不高于所述导线层的底部。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述介电层内形成所述低介电常数材料层和所述导线层包括：
于所述介电层内形成沟槽；
于所述沟槽侧壁上形成低介电常数材料层；
于所述低介电常数材料层的表面和所述沟槽的底部形成金属阻挡层；
于所述金属阻挡层的表面形成所述导线层，所述导线层填满所述沟槽。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述介电层的上表面形成所述低介电常数材料层，且于所述介电层内形成所述导线层包括：
于所述介电层上表面形成低介电常数材料层；
于所述介电层和所述低介电常数材料层内形成沟槽；
于所述沟槽的侧壁及底部形成金属阻挡层；
于所述金属阻挡层的表面形成所述导线层，所述导线层填满所述沟槽。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述介电层内形成所述低介电常数材料层和所述导线层之后还包括如下步骤：于所述介电层的表面形成保护层，所述保护层覆盖所述介电层、所述低介电常数材料层及所述导线层的表面。
8.根据权利要求2至7中任意一项所述的半导体结构的制备方法，其特征在于，提供的所述介电层内形成有导电结构，所述沟槽暴露出所述导电结构，所述导线层与所述导电结构电连接。
9.一种半导体结构，其特征在于，包括：
介电层；
导线层，位于所述介电层内；
低介电常数材料层，位于所述介电层内或位于所述介电层的上表面，且至少位于相邻所述导线层之间。
10.根据权利要求9所述的半导体结构，其特征在于：所述低介电常数材料层位于所述介电层内，且位于相邻所述导线层之间的所述低介电常数材料层包括一体连接的水平部和倾斜部，所述倾斜部位于所述水平部的两侧，且所述倾斜部的底部与所述水平部相连接。
11.根据权利要求10所述的半导体结构，其特征在于：所述水平部不高于所述导线层的底部。
12.根据权利要求9所述的半导体结构，其特征在于：所述低介电常数材料层位于所述介电层内，位于所述导线层外围，且位于所述导线层与所述介电层之间。
13.根据权利要求9所述的半导体结构，其特征在于，所述低介电常数材料层位于所述介电层的上表面，所述导线层沿厚度方向穿过所述低介电常数材料层且延伸至所述介电层内。
14.根据权利要求9至13中任意一项所述的半导体结构，其特征在于，还包括：
导电结构，位于所述介电层内，且位于所述导线层的下方；
金属阻挡层，位于所述导线层与所述导电结构和所述介电层之间或位于所述导线层与所述导电结构和所述低介电常数材料层之间。
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