CN112953669A - 一种提高时间戳精度的方法及系统 - Google Patents
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Abstract
本发明公开了一种提高时间戳精度的方法及系统，涉及时间同步领域，该方法包括将秒脉冲信号或OTN业务处理芯片输出的帧定位标识信号发送至FPGA的LVDS SERDES接口；通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T；基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和。本发明实施简单，对FPGA器件的时序要求较低。
Description
技术领域
本发明涉及时间同步领域，具体涉及一种提高时间戳精度的方法及系统。
背景技术
时间戳是时间同步的关键要素之一，1588协议规定了打时间戳的方式和要求，对于事件报文，在接收和发送时需要打时间戳，便于计算线路时延，时戳的精度低会导致线路时延的抖动大，会影响时间同步的性能指标。随着5G(5th generation mobile networks，第五代移动通信技术)通信时代的来临，5G通信对于时间同步技术提出了新的要求和挑战，而提高时间戳的精度是满足新需求的关键。在维护实时时间或处理时间戳时，通常采用125MHz的时钟去采样秒脉冲信号(1PPS)或PTP(Precision Time Protocol，高精度时间同步协议)报文发送、接收帧定位标识信号(FP)，采样误差是±8ns，即时间戳的精度是±8ns，而5G通信设备对网元间的时间同步偏差的要求是±5ns，因此需要提高时间戳的精度。
常用的提高时间戳精度的方法包括提高采样时钟频率和多相位采样，对于FPGA(Field－Programmable Gate Array，现场可编程门阵列)来说，通常可以将时钟频率提高到250MHz-300MHz左右，再继续提高采样时钟的频率的余地不大；对于多相位采样的方法，由于FPGA内时钟和数据的走线不易精确控制，导致误差较大，具体实施时效果也不理想。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供一种提高时间戳精度的方法及系统，实施简单，对FPGA器件的时序要求较低。
为达到以上目的，本发明提供的一种提高时间戳精度的方法，包括以下步骤：
将秒脉冲信号或OTN业务处理芯片输出的帧定位标识信号发送至FPGA的LVDSSERDES接口；
通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T；
基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；
统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和。
在上述技术方案的基础上，
所述实时时间由PLL提供的时钟维护；
所述取当前的实时时间作为初始时间戳T，具体步骤为：当所述实时时间采样指示信号有效时，取PLL当前维护的实时时间作为初始时间戳T。
在上述技术方案的基础上，
所述帧定位标识信号的上升沿位置对应的为帧定位标识信号的采样值由全零变成非全零的数值；
所述非零采样值的判决条件是：前一个采样值是全零，后一个采样值是非全零，则当前采样值为非零采样值。
在上述技术方案的基础上，所述生成采样误差补偿值△t1，其中，对于采样误差补偿值△t1计算公式具体为：
△t1＝(1-M/N)*(1000N/f)＝1000*(N-M)/f
其中，f表示SERDES的串行输入数据速率，单位为Mbps，N的取值与SERDES串并转换比1:X中X的取值相同，M表示非零采样值中数字“1”的个数。
在上述技术方案的基础上，
所述过采样状态共有四种，分别为第一种过采样装态、第二种过采样状态、第三种过采样状态和第四种过采样状态；
所述第一种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到1个出现频率最高的非零采样值；
所述第二种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前一个；
所述第三种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的后一个；
所述第四种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到的出现频率最高的非零采样值的数目大于2。
在上述技术方案的基础上，所述不同的过采样状态对应不同的过采样误差补偿值△t2，具体为：第一种过采样状态和第四种过采样状态对应的过采样误差补偿值△t2为0ns，第二种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，第三种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，其中T1为第二种过采样状态的出现时间，T2为第三种过采样状态的出现时间，T表示过采样时钟周期。
本发明提供的一种提高时间戳精度的系统，包括：
发送模块，其用于将秒脉冲信号或OTN业务处理芯片输出的帧定位帧定位标识信号发送至FPGA的LVDS SERDES接口；
第一生成模块，其用于通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T；
第二生成模块，其用于基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；
统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和。
在上述技术方案的基础上，
所述实时时间由PLL提供的时钟维护；
所述取当前的实时时间作为初始时间戳T，具体步骤为：当所述实时时间采样指示信号有效时，取PLL当前维护的实时时间作为初始时间戳T；
所述帧定位标识信号的上升沿位置对应的为帧定位标识信号的采样值由全零变成非全零的数值；
所述非零采样值的判决条件是：前一个采样值是全零，后一个采样值是非全零，则当前采样值为非零采样值。
在上述技术方案的基础上，所述生成采样误差补偿值△t1，其中，对于采样误差补偿值△t1计算公式具体为：
△t1＝(1-M/N)*(1000N/f)＝1000*(N-M)/f
其中，f表示SERDES的串行输入数据速率，单位为Mbps，N的取值与SERDES串并转换比1:X中X的取值相同，M表示非零采样值中数字“1”的个数。
在上述技术方案的基础上，
所述过采样状态共有四种，分别为第一种过采样状态、第二种过采样状态、第三种过采样状态和第四种过采样状态；
所述第一种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到1个出现频率最高的非零采样值；
所述第二种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前一个；
所述第三种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前后个；
所述第四种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到的出现频率最高的非零采样值的数目大于2；
其中，第一种过采样状态和第四种过采样状态对应的过采样误差补偿值△t2为0ns，第二种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，第三种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，其中T1为第二种过采样状态的出现时间，T2为第三种过采样状态的出现时间，T表示过采样时钟周期。
与现有技术相比，本发明的优点在于：通过FPGA(Field－Programmable GateArray，现场可编程门阵列)的LVDS SERDES LVDS(Low Voltage Differential Signaling，低电压差分信号)SERDES(串行转换器/串行解串器)接口的串并转换功能实现对时间戳生成过采样的帧定位标识信号，基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值，再统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，根据统计结果得到当前的过采样状态，基于过采样状态再次得到一个采样误差补偿值，经过补偿运算后，得到最终的高精度的时间戳，与常规的采用提高时钟频率的方式相比，对FPGA器件的时序要求低，并且时钟频率提升的更高，与采用多相位的方式相比，本发明的方法实施简单，对FPGA器件的时序要求较低。
附图说明
图1为本发明实施例中一种提高时间戳精度的方法的流程图；
图2为本发明实施例中非零采样值为11111对应的接口时序图；
图3为本发明实施例中非零采样值为01111对应的接口时序图；
图4为本发明实施例中非零采样值为00111对应的接口时序图；
图5为本发明实施例中非零采样值为00011对应的接口时序图；
图6为本发明实施例中非零采样值为00001对应的接口时序图。
具体实施方式
本发明实施例提供一种提高时间戳精度的方法，通过FPGA的LVDS SERDES接口的串并转换功能实现对时间戳生成过采样的帧定位标识信号，基于帧定位标识信号得到采样误差补偿值，最终得到高精度的时间戳。本发明实施例还相应地提供了一种提高时间戳精度的系统。本发明实施例所使用的场景为处理秒脉冲信号以及在OTN(OpticalTransportNetwork，光传送网)业务板卡上通过开销通道支持1588功能时产生发送和接收时间戳。
参见图1所示，本发明实施例提供的一种提高时间戳精度的方法，包括：
S1：将秒脉冲信号或OTN业务处理芯片输出的帧定位标识信号发送至FPGA(Field－Programmable Gate Array，现场可编程门阵列)的LVDS(Low VoltageDifferential Signaling，低电压差分信号)SERDES(串行转换器/串行解串器)接口。其中，LVDS SERDES接口采用Non-DPA(Non-Distribute Power Architecture，非分布式电源架构)模式，不使能Bitslip模块(Bit对齐模块)。参考时钟和工作时钟由LVDS SERDES接口外部的PLL(Phase Locked Loop，锁相环)提供，PLL提供的时钟和LVDS SERDES输出的并行数据同步。
本发明实施例中，取当前的实时时间作为初始时间戳T，具体步骤为：当所述实时时间采样指示信号有效时，取PLL当前维护的实时时间作为初始时间戳T。其中，实时时间由PLL提供的时钟维护。
S2：通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T。帧定位标识信号的上升沿位置对应的为帧定位标识信号的采样值由全零变成非全零的数值。
S3：基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；非零采样值的判决条件是：前一个采样值是全零，后一个采样值是非全零，则当前采样值为非零采样值。
本发明实施例中，生成采样误差补偿值△t1，其中，对于采样误差补偿值△t1计算公式具体为：
△t1＝(1-M/N)*(1000N/f)＝1000*(N-M)/f
其中，f表示SERDES的串行输入数据速率，单位为Mbps，N的取值与SERDES串并转换比1:X中X的取值相同，M表示非零采样值中数字“1”的个数。例如：当SERDES的串行输入数据速率为625Mbps，且SERDES串并转换比为1:5时，若非零采样值为11111，则采样误差补偿值△t1为0ns；若非零采样值为01111，则采样误差补偿值△t1为1.6ns；若非零采样值为00111，则采样误差补偿值△t1为3.2ns；若非零采样值为00011，则采样误差补偿值△t1为4.8ns；若非零采样值为00001，则采样误差补偿值△t1为6.4ns。
本发明实施例中，当SERDES串并转换比为1:5，非零采样值为11111对应的接口时序图如图2所示；当SERDES串并转换比为1:5，非零采样值为01111对应的接口时序图如图3所示；当SERDES串并转换比为1:5，非零采样值为00111对应的接口时序图如图4所示；当SERDES串并转换比为1:5，非零采样值为00011对应的接口时序图如图5所示；当SERDES串并转换比为1:5，非零采样值为00001对应的接口时序图如图6所示。
S4：统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和，最终得到的时间戳的精度的在±1ns左右。一般情况下，统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，会得到一个或两个出现频率最高的非零采样值，否则输入信号会处于不稳定的状态。
过采样状态共有四种，分别为第一种过采样状态、第二种过采样状态、第三种过采样状态和第四种过采样状态；第一种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到1个出现频率最高的非零采样值；第二种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前一个；第三种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前后个；第四种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到的出现频率最高的非零采样值的数目大于2。
不同的过采样状态对应不同的过采样误差补偿值△t2，具体为：第一种过采样状态和第四种过采样状态对应的过采样误差补偿值△t2为0ns，第二种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，第三种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，其中T1为第二种过采样状态的出现时间，T2为第三种过采样状态的出现时间，T表示过采样时钟周期。当出现第一种过采样状态时，说明采样比较稳定，抖动小，可以不补偿；如果是第二种或第三种过采样状态，说明采样不稳定，需要补偿；如果是第四种过采样状态，说明系统暂未稳定，补偿无意义，也不需要补偿。
在一种可能的实施方式中，FPGA内部的信号也可以通过差分管脚输出，再连接到差分输入管脚使用LVDS SERDES接口，从而使用本发明实施例的方法来提高异源信号边沿的精确采样和时戳补偿。
本发明实施例的一种提高时间戳精度的方法，通过FPGA的LVDS SERDES接口的串并转换功能实现对时间戳生成过采样的帧定位标识信号，基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值，再统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，根据统计结果得到当前的过采样状态，基于过采样状态再次得到一个采样误差补偿值，经过补偿运算后，得到最终高精度的时间戳，与常规的采用提高时钟频率的方式相比，对FPGA器件的时序要求低，并且时钟频率提升的更高，与采用多相位的方式相比，本发明的方法实施简单，对FPGA器件的时序要求较低。
本发明实施例提供的一种提高时间戳精度的系统，包括：
发送模块，其用于将秒脉冲信号或OTN业务处理芯片输出的帧定位信号发送至FPGA的LVDS SERDES接口；
第一生成模块，其用于通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T；
第二生成模块，其用于基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；
统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和。
实时时间由PLL提供的时钟维护。取当前的实时时间作为初始时间戳T，具体步骤为：当所述实时时间采样指示信号有效时，取PLL当前维护的实时时间作为初始时间戳T。帧定位标识信号的上升沿位置对应的为帧定位标识信号的采样值由全零变成非全零的数值。非零采样值的判决条件是：前一个采样值是全零，后一个采样值是非全零，则当前采样值为非零采样值。
生成采样误差补偿值△t1，其中，对于采样误差补偿值△t1计算公式具体为：
△t1＝(1-M/N)*(1000N/f)＝1000*(N-M)/f
其中，f表示SERDES的串行输入数据速率，单位为Mbps，N的取值与SERDES串并转换比1:X中X的取值相同，M表示非零采样值中数字“1”的个数。例如，当SERDES的串行数据速率为625Mbps，且SERDES串并转换比为1:5时，若非零采样值为11111，则采样误差补偿值△t1为0ns；若非零采样值为01111，则采样误差补偿值△t1为1.6ns；若非零采样值为00111，则采样误差补偿值△t1为3.2ns；若非零采样值为00011，则采样误差补偿值△t1为4.8ns；若非零采样值为00001，则采样误差补偿值△t1为6.4ns。上述基于实时时间采样指示信号对应的非零采样值，生成的采样误差补偿值△t1，相当于可以得到一过渡的时间戳，后续再统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，基于统计结果得到当前的过采样状态，再得到过采样误差补偿值△t2，通过得到两次误差补偿值，对时间戳进行修正，从而可以得到最终的时间戳，在实际的应用验证中，本发明实施例所述方法得到的时间戳，精度在±1ns左右。
过采样状态共有四种，分别为第一种过采样状态、第二种过采样状态、第三种过采样状态和第四种过采样状态；第一种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到1个出现频率最高的非零采样值；第二种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前一个；第三种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的后一个；第四种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到的出现频率最高的非零采样值的数目大于2；第一种过采样状态和第四种过采样状态对应的过采样误差补偿值△t2为0ns，第二种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，第三种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，其中T1为第二种过采样状态的出现时间，T2为第三种过采样状态的出现时间，T表示过采样时钟周期。
本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
Claims (10)
1.一种提高时间戳精度的方法，其特征在于，包括以下步骤：
将秒脉冲信号或OTN业务处理芯片输出的帧定位标识信号发送至FPGA的LVDS SERDES接口；
通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T；
基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；
统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和。
2.如权利要求1所述的一种提高时间戳精度的方法，其特征在于：
所述实时时间由PLL提供的时钟维护；
所述取当前的实时时间作为初始时间戳T，具体步骤为：当所述实时时间采样指示信号有效时，取PLL当前维护的实时时间作为初始时间戳T。
3.如权利要求1所述的一种提高时间戳精度的方法，其特征在于：
所述帧定位标识信号的上升沿位置对应的为帧定位标识信号的采样值由全零变成非全零的数值；
所述非零采样值的判决条件是：前一个采样值是全零，后一个采样值是非全零，则当前采样值为非零采样值。
4.如权利要求1所述的一种提高时间戳精度的方法，其特征在于，所述生成采样误差补偿值△t1，其中，对于采样误差补偿值△t1计算公式具体为：
△t1＝(1-M/N)*(1000N/f)＝1000*(N-M)/f
其中，f表示SERDES的串行输入数据速率，单位为Mbps，N的取值与SERDES串并转换比1:X中X的取值相同，M表示非零采样值中数字“1”的个数。
5.如权利要求1所述的一种提高时间戳精度的方法，其特征在于：
所述过采样状态共有四种，分别为第一种过采样装态、第二种过采样状态、第三种过采样状态和第四种过采样状态；
所述第一种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到1个出现频率最高的非零采样值；
所述第二种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前一个；
所述第三种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的后一个；
所述第四种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到的出现频率最高的非零采样值的数目大于2。
6.如权利要求5所述的一种提高时间戳精度的方法，其特征在于，所述不同的过采样状态对应不同的过采样误差补偿值△t2，具体为：第一种过采样状态和第四种过采样状态对应的过采样误差补偿值△t2为0ns，第二种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，第三种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，其中T1为第二种过采样状态的出现时间，T2为第三种过采样状态的出现时间，T表示过采样时钟周期。
7.一种提高时间戳精度的系统，其特征在于，包括：
发送模块，其用于将秒脉冲信号或OTN业务处理芯片输出的帧定位帧定位标识信号发送至FPGA的LVDS SERDES接口；
第一生成模块，其用于通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T；
第二生成模块，其用于基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；
统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目，基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和。
8.如权利要求7所述的一种提高时间戳精度的系统，其特征在于：
所述实时时间由PLL提供的时钟维护；
所述取当前的实时时间作为初始时间戳T，具体步骤为：当所述实时时间采样指示信号有效时，取PLL当前维护的实时时间作为初始时间戳T；
所述帧定位标识信号的上升沿位置对应的为帧定位标识信号的采样值由全零变成非全零的数值；
所述非零采样值的判决条件是：前一个采样值是全零，后一个采样值是非全零，则当前采样值为非零采样值。
9.如权利要求7所述的一种提高时间戳精度的系统，其特征在于：所述生成采样误差补偿值△t1，其中，对于采样误差补偿值△t1计算公式具体为：
△t1＝(1-M/N)*(1000N/f)＝1000*(N-M)/f
其中，f表示SERDES的串行输入数据速率，单位为Mbps，N的取值与SERDES串并转换比1:X中X的取值相同，M表示非零采样值中数字“1”的个数。
10.如权利要求7所述的一种提高时间戳精度的系统，其特征在于：
所述过采样状态共有四种，分别为第一种过采样状态、第二种过采样状态、第三种过采样状态和第四种过采样状态；
所述第一种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到1个出现频率最高的非零采样值；
所述第二种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前一个；
所述第三种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到2个出现频率最高的非零采样值，且当前采样值为2个出现频率最高的非零采样值中的前后个；
所述第四种过采样状态对应的是，当统计单位时间内帧定位标识信号的上升沿位置对应的非零采样值数目时，得到的出现频率最高的非零采样值的数目大于2；
其中，第一种过采样状态和第四种过采样状态对应的过采样误差补偿值△t2为0ns，第二种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，第三种过采样状态对应的过采样误差补偿值△t2，计算公式为△t2＝T1+T/2或△t2＝T2+T/2，其中T1为第二种过采样状态的出现时间，T2为第三种过采样状态的出现时间，T表示过采样时钟周期。
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