CN112951809A - 半导体结构 - Google Patents

半导体结构 Download PDF

Info

Publication number
CN112951809A
CN112951809A CN202011319569.6A CN202011319569A CN112951809A CN 112951809 A CN112951809 A CN 112951809A CN 202011319569 A CN202011319569 A CN 202011319569A CN 112951809 A CN112951809 A CN 112951809A
Authority
CN
China
Prior art keywords
semiconductor die
dielectric layer
semiconductor
bonding
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011319569.6A
Other languages
English (en)
Inventor
余振华
余俊辉
洪政男
余国宠
林柏帆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112951809A publication Critical patent/CN112951809A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2101—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构，所述半导体结构包括第一半导体管芯及第二半导体管芯。第一半导体管芯包括第一结合结构。第一结合结构包括第一介电层及嵌置在第一介电层中的第一导体。第二半导体管芯包括第二结合结构。第二结合结构包括第二介电层及嵌置在第二介电层中的第二导体。第一介电层与第二介电层接触，且第一导体与第二导体接触。第一介电层及第二介电层的导热系数大于二氧化硅的导热系数。

Description

半导体结构
技术领域
本发明的实施例涉及一种半导体结构。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的这一提高是源自最小特征尺寸(minimum feature size)的连番减小，此使更多的组件能够整合到给定的面积中。随着近来对小型化、较高的速度及较大的频宽、以及较低的功耗及较少的延迟的需求的增加，对更小且更具创造性的半导体管芯封装技术的需要也有所增加。目前，系统集成电路(System-on-Integrated-Circuit，SoIC)组件因其多功能及紧凑性而越来越受欢迎。然而，存在与SoIC组件相关的挑战。
发明内容
根据本公开的一些实施例，提供一种半导体结构，所述半导体结构包括第一半导体管芯及第二半导体管芯。所述第一半导体管芯包括第一结合结构。所述第一结合结构包括第一介电层及嵌置在所述第一介电层中的第一导体。所述第二半导体管芯包括第二结合结构。所述第二结合结构包括第二介电层及嵌置在所述第二介电层中的第二导体。所述第一介电层与所述第二介电层接触，且所述第一导体与所述第二导体接触。所述第一介电层及所述第二介电层的导热系数大于二氧化硅的导热系数。
根据本公开的一些其他实施例，提供一种半导体结构，所述半导体结构包括第一半导体管芯及第二半导体管芯。所述第一半导体管芯包括第一结合结构。所述第一结合结构包括第一介电层及嵌置在所述第一介电层中的第一导体。所述第二半导体管芯包括第二结合结构。所述第二结合结构包括第二介电层、覆盖所述第二介电层的第三介电层以及嵌置在所述第二介电层及所述第三介电层中的第二导体。所述第一介电层与所述第三介电层接触。所述第一导体与所述第二导体接触，其中所述第一介电层及所述第二介电层的导热系数大于所述第三介电层的导热系数。
根据本公开的一些其他实施例，提供一种半导体结构，所述半导体结构包括第一半导体管芯及第二半导体管芯。所述第一半导体管芯包括第一结合结构。所述第一结合结构包括第一介电层、覆盖所述第一介电层的第二介电层以及嵌置在所述第一介电层及所述第二介电层中的第一导体。所述第二半导体管芯包括第二结合结构。所述第二结合结构包括第三介电层、覆盖所述第三介电层的第四介电层以及嵌置在所述第三介电层及所述第四介电层中的第二导体。所述第二介电层与所述第四介电层接触。所述第一导体与所述第二导体接触，其中所述第一介电层及所述第三介电层的导热系数大于第二介电层及所述第四介电层的导热系数。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图6是示意性地示出根据本公开一些实施例的制作半导体管芯的工艺流程的剖视图。
图7至图12是示意性地示出根据本公开其他实施例的制作半导体管芯的工艺流程的剖视图。
图13至图18是示意性地示出根据本公开又一些其他实施例的制作半导体管芯的工艺流程的剖视图。
图19至图24是示意性地示出根据本公开一些替代性实施例的制作半导体管芯的工艺流程的剖视图。
图25A至图25J是示意性地示出根据本公开一些实施例的各种SoIC组件的剖视图。
图26A至图26F是示意性地示出根据本公开一些实施例的各种集成扇出型封装的剖视图。
图27及图28是示意性地示出根据本公开一些其他实施例的各种封装结构的剖视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下描述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”及类似用语空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
也可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试垫(test pad)，以便能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，可将本文中所公开的结构及方法与包括对已知良好管芯进行中间验证的测试方法结合使用，以提高良率(yield)并降低成本。
图1至图6是示意性地示出根据本公开一些实施例的制作半导体管芯的工艺流程的剖视图。
参照图1，提供包括排列成阵列的半导体管芯100A的半导体晶片W1。半导体晶片W1可包括半导体衬底110、设置在半导体衬底110上的内连线结构120及覆盖内连线结构120的结合介电层130。半导体衬底110可为包括形成在其中的有源组件(例如，晶体管或类似物)及无源组件(例如，电阻器、电容器、电感器或类似物)的硅衬底。有源组件及无源组件通过半导体晶片W1的前段(front end of line，FEOL)制作工艺形成在半导体衬底110中。半导体衬底110可进一步包括半导体穿孔(through semiconductor via，TSV)112，其中半导体穿孔112电连接到内连线结构120。半导体穿孔112可嵌置在半导体衬底110中，且半导体穿孔112的高度小于半导体衬底110的厚度。内连线结构120可包括交替堆叠的内连线配线(例如，铜内连线配线)与介电层，其中内连线结构120的内连线配线电连接到半导体衬底110中的有源组件和/或无源组件。内连线结构120是通过半导体晶片W1的后段(back end ofline，BEOL)制作工艺形成。最顶内连线配线可包括导电垫122，且导电垫122可为铝垫、铜垫或其他合适的金属垫。在一些实施例中，尽管未在图1中示出，然而半导体穿孔112的至少部分通过内连线结构120中的内连线配线电连接到导电垫。内连线结构120可进一步包括钝化层(未示出)，其中导电垫122被钝化层部分地覆盖。换句话说，导电垫122从界定在钝化层中的开口部分地显露出。钝化层可为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的无机介电材料形成的介电层。内连线结构120可进一步包括形成在钝化层之上的后钝化层(未示出)，其中后钝化层覆盖钝化层及导电垫122，后钝化层包括多个接触开口，且导电垫122从界定在后钝化层中的接触开口部分地显露出。后钝化层可为聚酰亚胺(polyimide，PI)层、聚苯并恶唑(polybenzoxazole，PBO)层或由其他合适的有机介电材料形成的介电层。在一些实施例中，省略后钝化层。
结合介电层130可为通过任何生长或沉积工艺形成的导热系数大于二氧化硅的导热系数的介电层。举例来说，结合介电层130的导热系数大于约1.4W/mK。结合介电层130可为类金刚石碳(diamond like carbon，DLC)层或导热系数大于约1.4W/mK的其他合适的介电层。举例来说，DLC层130的导热系数大于20W/mK。
参照图1及图2，执行结合介电层130的图案化工艺(patterning process)。可执行至少一次光刻工艺(photolithography process)、随后执行至少一次刻蚀工艺(etchingprocess)，以将结合介电层130图案化，进而在内连线结构120之上形成图案化结合介电层130a。图案化结合介电层130a可包括开口132及沟槽134，其中导电垫122由界定在图案化结合介电层130a中的开口132部分地显露出。如图2中所示，开口132可各自包括通孔132a及位于通孔132a上方的沟槽132b，其中沟槽132b及沟槽134可通过第一光刻工艺及随后进行第一刻蚀工艺来形成，而通孔132a可通过第二光刻工艺及随后进行第二刻蚀工艺来形成。界定在图案化结合介电层130a中的开口132及沟槽134的轮廓可根据设计规则进行修改。
参照图2及图3，形成导电材料层140以覆盖图案化结合介电层130a。举例来说，导电材料层140的材料包括铜或其他合适的金属材料。导电材料层140填充到界定在图案化结合介电层130a中的开口132及沟槽134中，且覆盖图案化结合介电层130a的顶表面。在一些实施例中，通过溅镀工艺(sputtering process)在图案化结合介电层130a以及导电垫122的所显露部分上形成晶种层(例如，溅镀Ti/Cu晶种层)，且然后执行至少一次镀覆工艺(plating process)，进而使得在溅镀晶种层上镀覆导电材料层140。
参照图3及图4，可执行研磨工艺(grinding process)以移除导电材料层140的部分，直到显露出图案化结合介电层130a的顶表面为止。在执行导电材料层140的研磨工艺之后，形成填充在开口132中的结合导体142及填充在沟槽134中的结合导体144。研磨工艺可为化学机械抛光(chemical mechanical polish，CMP)工艺、机械研磨工艺(mechanicalgrinding process)或其组合。如图4中所示，结合导体142及144的顶表面可与图案化结合介电层130a的顶表面实质上齐平。在一些其他实施例中，由于研磨选择性(grindingselectivity)，结合导体142及144的顶表面略微低于或略微高于图案化结合介电层130a的顶表面。
在其中通过镀覆工艺在溅镀晶种层(例如，溅镀Ti/Cu晶种层)上形成导电材料层140的一些实施例中，通过研磨工艺移除形成在图案化结合介电层130a的顶表面上的导电材料层140的部分及溅镀晶种层的部分，直到显露出图案化结合介电层130a的顶表面为止。在执行研磨工艺之后，结合导体142通过溅镀晶种图案S1与图案化结合介电层130a间隔开，结合导体142通过溅镀晶种图案S1与导电垫122间隔开，且结合导体144通过溅镀晶种图案S2与图案化结合介电层130a间隔开。
在一些实施例中，如图2至图4中所示，执行双镶嵌工艺(dual damasceneprocess)以形成嵌置在图案化结合介电层130a中的结合导体142及144。在一些替代性实施例中，执行单镶嵌工艺(single damascene process)以形成嵌置在图案化结合介电层中的结合导体。
参照图5及图6，沿着半导体晶片W1的切割道SL1执行晶片锯切工艺(wafer sawingprocess)，以将半导体晶片W1单体化，进而获得单体化的半导体管芯100A。半导体管芯100A包括半导体衬底110、设置在半导体衬底110上的内连线结构120以及设置在内连线结构120上的结合结构BS1。结合结构BS1可包括图案化结合介电层130a以及嵌置在图案化结合介电层130a中的结合导体142及144。
由于结合结构BS1包括具有高导热系数(例如，大于约1.4W/mK)的图案化结合介电层130a，因此单体化的半导体管芯100A的散热性能得到增强。
图7至图12是示意性地示出根据本公开其他实施例的制作半导体管芯的工艺流程的剖视图。
参照图7，提供包括排列成阵列的半导体管芯100B的半导体晶片W2。半导体晶片W2可包括半导体衬底210及设置在半导体衬底210上的内连线结构220。半导体衬底210可为包括形成在其中的有源组件(例如，晶体管或类似物)及无源组件(例如，电阻器、电容器、电感器或类似物)的硅衬底。有源组件及无源组件通过半导体晶片W2的前段(FEOL)制作工艺形成在半导体衬底210中。半导体衬底210可进一步包括半导体穿孔(TSV)212，其中半导体穿孔212电连接到内连线结构220。半导体穿孔212可嵌置在半导体衬底210中，且半导体穿孔212的高度小于半导体衬底210的厚度。内连线结构220可包括交替堆叠的内连线配线(例如，铜内连线配线)与介电层，其中内连线结构220的内连线配线电连接到半导体衬底210中的有源组件和/或无源组件。内连线结构220是通过半导体晶片W2的后段(BEOL)制作工艺形成。最顶内连线配线可包括导电垫222，且导电垫222可为铝垫、铜垫或其他合适的金属垫。内连线结构220可进一步包括钝化层(未示出)，其中导电垫222被钝化层部分地覆盖。换句话说，导电垫222从界定在钝化层中的开口部分地显露出。钝化层可为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的无机介电材料形成的介电层。内连线结构220可进一步包括形成在钝化层之上的后钝化层(未示出)，其中后钝化层覆盖钝化层及导电垫222，后钝化层包括多个接触开口，且导电垫222从界定在后钝化层中的接触开口部分地显露出。后钝化层可为聚酰亚胺(PI)层、PBO层或由其他合适的有机介电材料形成的介电层。在一些实施例中，省略后钝化层。
参照图7及图8，执行半导体晶片W2的薄化工艺(thinning process)，进而使得半导体晶片W2的半导体衬底210减薄。在一些实施例中，将半导体晶片W2上下颠倒，且通过薄化工艺从半导体晶片W2的背表面将半导体衬底210减薄。在一些实施例中，通过机械研磨工艺、化学机械抛光(CMP)工艺、刻蚀工艺、其组合或其他合适的移除工艺将半导体衬底210减薄。在执行半导体晶片W2的薄化工艺之后，半导体衬底210被减薄且半导体穿孔212的部分在半导体晶片W2的背表面处显露出。此外，半导体穿孔212可从半导体晶片W2的背表面略微突出。
在执行半导体晶片W2的薄化工艺之后，形成图案化介电层230(例如，氮化硅层)以覆盖半导体晶片W2的背表面。图案化介电层230的材料不限于氮化硅，可利用其他合适的介电材料来形成图案化介电层230。在一些实施例中，可通过共形地沉积介电材料层以覆盖半导体晶片W2的背表面及半导体穿孔212来形成图案化介电层230，且执行研磨工艺以移除共形沉积的介电材料层的部分，直到显露出半导体穿孔212为止。然后，在半导体晶片W2的背表面之上形成图案化结合介电层240，以覆盖图案化介电层230。在一些实施例中，结合介电层240的导热系数大于二氧化硅的导热系数。在一些替代性实施例中，结合介电层240的导热系数大于图案化介电层230的导热系数。举例来说，结合介电层240的导热系数大于约1.4W/mK。结合介电层240可为类金刚石碳(DLC)层或导热系数大于约1.4W/mK的其他合适的介电层。举例来说，DLC层240的导热系数大于约20W/mK。
可执行至少一次光刻工艺、随后执行至少一次刻蚀工艺，以在图案化介电层230及内连线结构220之上形成结合介电层240。图案化结合介电层240可包括开口242及沟槽244，其中半导体穿孔212由界定在图案化结合介电层240中的开口242部分地显露出。如图8中所示，开口242可各自包括通孔242a及位于通孔242a上方的沟槽242b，其中沟槽242b及沟槽244可通过第一光刻工艺及随后进行第一刻蚀工艺来形成，而通孔242a可通过第二光刻工艺及随后进行第二刻蚀工艺来形成。界定在图案化结合介电层240中的开口242及沟槽244的轮廓可根据设计规则进行修改。
参照图8及图9，形成导电材料层250以覆盖图案化结合介电层240。举例来说，导电材料层250的材料包括铜或其他合适的金属材料。导电材料层250填充到界定在图案化结合介电层240中的开口242及沟槽244中，且覆盖图案化结合介电层240的顶表面。在一些实施例中，通过溅镀工艺在图案化结合介电层240以及半导体穿孔212的所显露部分上形成晶种层(例如，溅镀Ti/Cu晶种层)，且然后执行至少一次镀覆工艺，进而使得在溅镀晶种层上镀覆导电材料层250。
参照图9及图10，可执行研磨工艺以移除导电材料层250的部分，直到显露出图案化结合介电层240的顶表面为止。在执行导电材料层250的研磨工艺之后，形成填充在开口242中的结合导体252及填充在沟槽244中的结合导体254。研磨工艺可为化学机械抛光(CMP)工艺、机械研磨工艺或其组合。如图10中所示，结合导体252及254的顶表面可与图案化结合介电层240的顶表面实质上齐平。在一些其他实施例中，由于研磨选择性，结合导体252及254的顶表面略微低于或略微高于图案化结合介电层240的顶表面。
在其中通过镀覆工艺在溅镀晶种层(例如，溅镀Ti/Cu晶种层)上形成导电材料层250的一些实施例中，通过研磨工艺移除形成在图案化结合介电层240的顶表面上的导电材料层250的部分及溅镀晶种层的部分，直到显露出图案化结合介电层240的顶表面为止。在执行研磨工艺之后，结合导体252通过溅镀晶种图案S1与图案化结合介电层240间隔开，结合导体252通过溅镀晶种图案S1与半导体穿孔212间隔开，且结合导体254通过溅镀晶种图案S2与图案化结合介电层240间隔开。
在一些实施例中，如图8至图10中所示，执行双镶嵌工艺以形成嵌置在图案化结合介电层240中的结合导体252及254。在一些替代性实施例中，执行单镶嵌工艺以形成嵌置在图案化结合介电层中的结合导体。
参照图11及图12，沿着半导体晶片W2的切割道SL2执行晶片锯切工艺，以将半导体晶片W2单体化，进而获得单体化的半导体管芯100B。半导体管芯100B包括半导体衬底210、设置在半导体衬底210的第一侧上的内连线结构220、设置在半导体衬底210的第二侧上的图案化介电层230以及设置在图案化介电层230上的结合结构BS2。第一侧与第二侧相对。换句话说，内连线结构220与结合结构BS2分别设置在半导体衬底210的相对两侧处。结合结构BS2可包括图案化结合介电层240及嵌置在图案化结合介电层240中的结合导体252及254。
由于结合结构BS2包括具有高导热系数(例如，大于约1.4W/mK)的图案化结合介电层240，因此单体化的半导体管芯100B的散热性能得到增强。
图13至图18是示意性地示出根据本公开又一些其他实施例的制作半导体管芯的工艺流程的剖视图。
参照图13，提供包括排列成阵列的半导体管芯100C的半导体晶片W3。半导体晶片W1可包括半导体衬底310、设置在半导体衬底310上的内连线结构320及覆盖内连线结构320的结合介电层330。半导体衬底310可为包括形成在其中的有源组件(例如，晶体管或类似物)及无源组件(例如，电阻器、电容器、电感器或类似物)的硅衬底。有源组件及无源组件通过半导体晶片W3的前段(FEOL)制作工艺形成在半导体衬底310中。半导体衬底310可进一步包括半导体穿孔(TSV)312，其中半导体穿孔312电连接到内连线结构320。半导体穿孔312可嵌置在半导体衬底310中，且半导体穿孔312的高度小于半导体衬底310的厚度。内连线结构320可包括交替堆叠的内连线配线(例如，铜内连线配线)与介电层，其中内连线结构320的内连线配线电连接到半导体衬底310中的有源组件和/或无源组件。内连线结构320是通过半导体晶片W3的后段(BEOL)制作工艺形成。最顶内连线配线可包括导电垫322，且导电垫322可为铝垫、铜垫或其他合适的金属垫。内连线结构320可进一步包括钝化层(未示出)，其中导电垫322被钝化层部分地覆盖。换句话说，导电垫322从界定在钝化层中的开口部分地显露出。钝化层可为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的无机介电材料形成的介电层。内连线结构320可进一步包括形成在钝化层之上的后钝化层(未示出)，其中后钝化层覆盖钝化层及导电垫322，后钝化层包括多个接触开口，且导电垫322从界定在后钝化层中的接触开口部分地显露出。后钝化层可为聚酰亚胺(PI)层、PBO层或由其他合适的有机介电材料形成的介电层。在一些实施例中，省略后钝化层。
结合介电层330可包括介电层330a及堆叠在介电层330a之上的介电层330b，其中介电层330b可为二氧化硅层、氮化硅、氮氧化硅或其他合适的介电层，且介电层330a可为类金刚石碳(DLC)层或导热系数大于介电层330b的导热系数的其他合适的介电层。举例来说，介电层330b的导热系数大于约1.2W/mK且小于约1.4W/mK，且介电层330a的导热系数大于约1.4W/mK。此外，DLC层330a的导热系数可大于约20W/mK。
在一些替代性实施例中，介电层330a可为二氧化硅层、氮化硅、氮氧化硅或其他合适的介电层，且介电层330b可为类金刚石碳(DLC)层或导热系数大于介电层330a的导热系数的其他合适的介电层。
参照图13及图14，执行结合介电层330的图案化工艺。可执行至少一次光刻工艺、随后执行至少一次刻蚀工艺，以将结合介电层330图案化，进而在内连线结构320之上形成图案化结合介电层330’。图案化结合介电层330’可包括图案化介电层330a’及堆叠在图案化介电层330a’之上的图案化介电层330b’。图案化结合介电层330’可包括开口332及沟槽334，其中导电垫322由界定在图案化结合介电层330’中的开口332部分地显露出。如图14中所示，开口332可各自包括通孔332a及位于通孔332a上方的沟槽332b，其中沟槽332b及沟槽334可通过第一光刻工艺及随后进行第一刻蚀工艺来形成，而通孔332a可通过第二光刻工艺及随后进行第二刻蚀工艺来形成。通孔332a可界定且形成在图案化介电层330a’中。界定在图案化结合介电层330’中的开口332及沟槽334的轮廓可根据设计规则进行修改。
参照图14及图15，形成导电材料层340以覆盖图案化结合介电层330’。举例来说，导电材料层340的材料包括铜或其他合适的金属材料。导电材料层340填充到界定在图案化结合介电层330’中的开口332及沟槽334中，且覆盖图案化结合介电层330’的顶表面。在一些实施例中，通过溅镀工艺在图案化结合介电层330’以及导电垫322的所显露部分上形成晶种层(例如，溅镀Ti/Cu晶种层)，且然后执行至少一次镀覆工艺，进而使得在溅镀晶种层上镀覆导电材料层340。
参照图15及图16，可执行研磨工艺以移除导电材料层340的部分，直到图案化结合介电层330’(即，图案化介电层330b’)的顶表面显露出。在执行导电材料层340的研磨工艺之后，形成填充在开口332中的结合导体342及填充在沟槽334中的结合导体344。研磨工艺可为化学机械抛光(CMP)工艺、机械研磨工艺或其组合。如图16中所示，结合导体342及344的顶表面可与图案化介电层330b’的顶表面实质上齐平。在一些其他实施例中，由于研磨选择性，结合导体342及344的顶表面略微低于或略微高于图案化介电层330b’的顶表面。
在其中通过镀覆工艺在溅镀晶种层(例如，溅镀Ti/Cu晶种层)上形成导电材料层340的一些实施例中，通过研磨工艺移除形成在图案化结合介电层330’的顶表面上的导电材料层340的部分及溅镀晶种层的部分，直到显露出图案化介电层330b’的顶表面为止。在执行研磨工艺之后，结合导体342通过溅镀晶种图案S1与图案化结合介电层330’间隔开，结合导体342通过溅镀晶种图案S1与导电垫322间隔开，且结合导体344通过溅镀晶种图案S2与图案化结合介电层330’间隔开。
在一些实施例中，如图14至图16中所示，执行双镶嵌工艺以形成嵌置在图案化结合介电层330’中的结合导体342及344。在一些替代性实施例中，执行单镶嵌工艺以形成嵌置在图案化结合介电层330’中的结合导体。
参照图17及图18，沿着半导体晶片W3的切割道SL3执行晶片锯切工艺，以将半导体晶片W3单体化，进而获得单体化的半导体管芯100C。半导体管芯100C包括半导体衬底310、设置在半导体衬底310上的内连线结构320以及设置在内连线结构320上的结合结构BS3。结合结构BS3可包括图案化结合介电层330’、结合导体342及结合导体344，其中图案化结合介电层330’包括图案化介电层330a’及图案化介电层330b’，结合导体342及344嵌置在图案化介电层330a’及图案化介电层330b’中。
由于结合结构BS3包括具有高导热系数(例如，大于约1.4W/mK)的图案化介电层330a’或330b’，因此单体化的半导体管芯100C的散热性能得到增强。
图19至图24是示意性地示出根据本公开一些替代性实施例的制作半导体管芯的工艺流程的剖视图。
参照图19，提供包括排列成阵列的半导体管芯100D的半导体晶片W4。半导体晶片W4可包括半导体衬底410及设置在半导体衬底410上的内连线结构420。半导体衬底410可为包括形成在其中的有源组件(例如，晶体管或类似物)及无源组件(例如，电阻器、电容器、电感器或类似物)的硅衬底。有源组件及无源组件通过半导体晶片W4的前段(FEOL)制作工艺形成在半导体衬底410中。半导体衬底410可进一步包括半导体穿孔(TSV)412，其中半导体穿孔412电连接到内连线结构420。半导体穿孔412可嵌置在半导体衬底410中，且半导体穿孔412的高度小于半导体衬底410的厚度。内连线结构420可包括交替堆叠的内连线配线(例如，铜内连线配线)与介电层，其中内连线结构420的内连线配线电连接到半导体衬底410中的有源组件和/或无源组件。内连线结构420是通过半导体晶片W4的后段(BEOL)制作工艺形成。最顶内连线配线可包括导电垫422，且导电垫422可为铝垫、铜垫或其他合适的金属垫。内连线结构420可进一步包括钝化层(未示出)，其中导电垫422被钝化层部分地覆盖。换句话说，导电垫422从界定在钝化层中的开口部分地显露出。钝化层可为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的无机介电材料形成的介电层。内连线结构420可进一步包括形成在钝化层之上的后钝化层(未示出)，其中后钝化层覆盖钝化层及导电垫422，后钝化层包括多个接触开口，且导电垫422从界定在后钝化层中的接触开口部分地显露出。后钝化层可为聚酰亚胺(PI)层、PBO层或由其他合适的有机介电材料形成的介电层。在一些实施例中，省略后钝化层。
参照图19及图20，执行半导体晶片W4的薄化工艺，进而使得半导体晶片W4的半导体衬底410减薄。在一些实施例中，将半导体晶片W4上下颠倒，且通过薄化工艺从半导体晶片W4的背表面将半导体衬底410减薄。在一些实施例中，通过机械研磨工艺、化学机械抛光(CMP)工艺、刻蚀工艺、其组合或其他合适的移除工艺将半导体衬底410减薄。在执行半导体晶片W4的薄化工艺之后，半导体衬底410被减薄且半导体穿孔412的部分在半导体晶片W4的背表面处显露出。此外，半导体穿孔412可从半导体晶片W4的背表面略微突出。
在执行半导体晶片W4的薄化工艺之后，形成图案化介电层430(例如，氮化硅层)以覆盖半导体晶片W4的背表面。在一些实施例中，可通过共形地沉积介电材料层以覆盖半导体晶片W4的背表面及半导体穿孔412来形成图案化介电层430，且执行研磨工艺以移除共形沉积的介电材料层的部分，直到显露出半导体穿孔412为止。然后，在半导体晶片W4的背表面之上形成图案化结合介电层440，以覆盖图案化介电层430。图案化结合介电层440可包括图案化介电层440a及堆叠在图案化介电层440a之上的图案化介电层440b，其中图案化介电层440a可为二氧化硅层，且图案化介电层440b可为类金刚石碳(DLC)层或导热系数大于图案化介电层440a的导热系数的其他合适的介电层。举例来说，图案化介电层440a的导热系数大于约1.2W/mK且小于约1.4W/mK，且图案化介电层440b的导热系数大于约1.4W/mK。此外，DLC层440b的导热系数可大于约1.4W/mK且小于约3.5W/mK。
在一些替代性实施例中，介电层440b可为二氧化硅层，且介电层440a可为类金刚石碳(DLC)层或导热系数大于介电层440b的导热系数的其他合适的介电层。
可执行至少一次光刻工艺、随后执行至少一次刻蚀工艺，以在图案化介电层430及内连线结构420之上形成结合介电层440。图案化结合介电层440可包括开口442及沟槽444，其中半导体穿孔412由界定在图案化结合介电层440中的开口442部分地显露出。如图20中所示，开口442可各自包括通孔442a及位于通孔442a上方的沟槽442b，其中沟槽442b及沟槽444可通过第一光刻工艺及随后进行第一刻蚀工艺来形成，而通孔442a可通过第二光刻工艺及随后进行第二刻蚀工艺来形成。通孔442a可界定且形成在图案化介电层440a中。界定在图案化结合介电层440中的开口442及沟槽44的轮廓可根据设计规则进行修改。
参照图20及图21，形成导电材料层450以覆盖图案化结合介电层440。举例来说，导电材料层450的材料包括铜或其他合适的金属材料。导电材料层450填充到界定在图案化结合介电层440中的开口442及沟槽444中，且覆盖图案化结合介电层440(即，图案化介电层440b)的顶表面。在一些实施例中，通过溅镀工艺在图案化结合介电层440以及半导体穿孔412的所显露部分上形成晶种层(例如，溅镀Ti/Cu晶种层)，且然后执行至少一次镀覆工艺，进而使得在溅镀晶种层上镀覆导电材料层450。
参照图21及图22，可执行研磨工艺以移除导电材料层450的部分，直到显露出图案化介电层440b的顶表面为止。在执行导电材料层450的研磨工艺之后，形成填充在开口442中的结合导体452及填充在沟槽444中的结合导体454。研磨工艺可为化学机械抛光(CMP)工艺、机械研磨工艺或其组合。如图22中所示，结合导体452及454的顶表面可与图案化介电层440b的顶表面实质上齐平。在一些其他实施例中，由于研磨选择性，结合导体452及454的顶表面略微低于或略微高于图案化介电层440b的顶表面。
在其中通过镀覆工艺在溅镀晶种层(例如，溅镀Ti/Cu晶种层)上形成导电材料层450的一些实施例中，通过研磨工艺移除形成在图案化介电层440b的顶表面上的导电材料层450的部分及溅镀晶种层的部分，直到显露出图案化介电层440b的顶表面为止。在执行研磨工艺之后，结合导体452通过溅镀晶种图案S1与图案化结合介电层440间隔开，结合导体452通过溅镀晶种图案S1与半导体穿孔412间隔开，且结合导体454通过溅镀晶种图案S2与图案化结合介电层440间隔开。
在一些实施例中，如图20至图22中所示，执行双镶嵌工艺以形成嵌置在图案化结合介电层440中的结合导体452及454。在一些替代性实施例中，执行单镶嵌工艺以形成嵌置在图案化结合介电层440中的结合导体。
参照图23及图24，沿着半导体晶片W4的切割道SL4执行晶片锯切工艺，以将半导体晶片W4单体化，进而获得单体化的半导体管芯100D。半导体管芯100D包括半导体衬底410、设置在半导体衬底410的第一侧上的内连线结构420、设置在半导体衬底410的第二侧上的图案化介电层430以及设置在图案化介电层430上的结合结构BS4。第一侧与第二侧相对。换句话说，内连线结构420与结合结构BS4分别设置在半导体衬底410的相对两侧处。结合结构BS4可包括图案化结合介电层440及嵌置在图案化结合介电层440中的结合导体452及454。
由于结合结构BS4包括具有高导热系数(例如，大于约1.4W/mK)的图案化介电层440a或440b，因此单体化的半导体管芯100D的散热性能得到增强。
上述半导体管芯100A、100B、100C及100D中的每一者都可为SoIC组件的部分。半导体管芯100A、100B、100C及100D中的至少两个半导体管芯可彼此结合以构成SoIC组件。结合图25A至图25J示出及阐述了各种类型的SoIC组件。在以下说明中，半导体管芯100A1、100A2及100A3的结构与图6中所示的半导体管芯100A的结构实质上相同；半导体管芯100B1及100B2的结构与图12中所示的半导体管芯100B的结构实质上相同；半导体管芯100C1及100C2的结构与图18中所示的半导体管芯100C的结构实质上相同；且半导体管芯100D1及100D2的结构与图24中所示的半导体管芯100D的结构实质上相同。
图25A至图25J是示意性地示出根据本公开一些实施例的各种SoIC组件的剖视图。
参照图25A，提供包括顶部层位(top tier)半导体管芯100A1及底部层位(bottomtier)半导体管芯100A2的SoIC组件。顶部层位半导体管芯100A1与底部层位半导体管芯100A2二者均是通过图1至图5中所示的工艺制作。在一些实施例中，执行面对面结合工艺(face-to-face bonding process)，以将顶部层位半导体管芯100A1与底部层位半导体管芯100A2结合。顶部层位半导体管芯100A1与底部层位半导体管芯100A2之间的结合界面可包括介电质对介电质结合界面(dielectric-to-dielectric bonding interface)及金属对金属结合界面(metal-to-metal bonding interface)。在一些实施例中，执行芯片到晶片结合工艺(chip-to-wafer bonding process)，以将单体化的顶部层位半导体管芯100A1与半导体晶片W1中的底部层位半导体管芯100A2结合，其中单体化的顶部层位半导体管芯100A1是通过图1至图6中所示的工艺制作，且半导体晶片W1中的底部层位半导体管芯100A2是通过图1至图5中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺(wafer-to-wafer bonding process)，以将半导体晶片W1中的顶部层位半导体管芯100A1与半导体晶片W1中的底部层位半导体管芯100A2结合，其中半导体晶片W1中的顶部层位半导体管芯100A1与底部层位半导体管芯100A2二者均是通过图1至图5中所示的工艺制作。在图25A中，顶部层位半导体管芯100A1及底部层位半导体管芯100A2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25A中所示的SoIC组件中出现的热点问题(hot spot issue)。
参照图25B，提供包括顶部层位半导体管芯100B1及底部层位半导体管芯100B2的SoIC组件。顶部层位半导体管芯100B1与底部层位半导体管芯100B2二者均是通过图7至图11中所示的工艺制作。在一些实施例中，执行背对背结合工艺(back-to-back bondingprocess)，以将顶部层位半导体管芯100B1与底部层位半导体管芯100B2结合。顶部层位半导体管芯100B1与底部层位半导体管芯100B2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100B1与半导体晶片W2中的底部层位半导体管芯100B2结合，其中单体化的顶部层位半导体管芯100B1是通过图7至图12中所示的工艺制作，且半导体晶片W1中的底部层位半导体管芯100B2是通过图7至图11中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W2中的顶部层位半导体管芯100B1与半导体晶片W2中的底部层位半导体管芯100B2结合，其中半导体晶片W2中的顶部层位半导体管芯100B1与底部层位半导体管芯100B2二者均是通过图7至图11中所示的工艺制作。在图25B中，顶部层位半导体管芯100B1及底部层位半导体管芯100B2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25B中所示的SoIC组件中出现的热点问题。
参照图25C，提供包括顶部层位半导体管芯100A1及底部层位半导体管芯100B2的SoIC组件。顶部层位半导体管芯100A1是通过图1至图5中所示的工艺制作，且底部层位半导体管芯100B2是通过图7至图11中所示的工艺制作。在一些实施例中，执行面对背结合工艺(face-to-back bonding process)，以将顶部层位半导体管芯100A1与底部层位半导体管芯100B2结合。顶部层位半导体管芯100A1与底部层位半导体管芯100B2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100A1与半导体晶片W2中的底部层位半导体管芯100B2结合，其中单体化的顶部层位半导体管芯100A1是通过图1至图6中所示的工艺制作，且半导体晶片W2中的底部层位半导体管芯100B2是通过图7至图11中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W1中的顶部层位半导体管芯100A1与半导体晶片W2中的底部层位半导体管芯100B2结合，其中半导体晶片W1中的顶部层位半导体管芯100A1是通过图1至图5中所示的工艺制作，且半导体晶片W2中的底部层位半导体管芯100B2是通过图7至图11中所示的工艺制作。在图25C中，顶部层位半导体管芯100A1及底部层位半导体管芯100B2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25C中所示的SoIC组件中出现的热点问题。
参照图25D，提供包括顶部层位半导体管芯100C1及底部层位半导体管芯100C2的SoIC组件。顶部层位半导体管芯100C1及底部层位半导体管芯100C2二者均是通过图13至图18中所示的工艺制作。在一些实施例中，执行面对面结合工艺，以将顶部层位半导体管芯100C1与底部层位半导体管芯100C2结合。顶部层位半导体管芯100C1与底部层位半导体管芯100C2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100C1与半导体晶片W3中的底部层位半导体管芯100C2结合，其中单体化的顶部层位半导体管芯100C1是通过图13至图17中所示的工艺制作，且半导体晶片W3中的底部层位半导体管芯100C2是通过图13至图17中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W3中的顶部层位半导体管芯100C1与半导体晶片W3中的底部层位半导体管芯100C2结合，其中半导体晶片W3中的顶部层位半导体管芯100C1与底部层位半导体管芯100C2二者均是通过图13至图17中所示的工艺制作。在图25D中，顶部层位半导体管芯100C1及底部层位半导体管芯100C2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25D中所示的SoIC组件中出现的热点问题。
参照图25E，提供包括顶部层位半导体管芯100A1及底部层位半导体管芯100C2的SoIC组件。顶部层位半导体管芯100A1是通过图1至图5中所示的工艺制作，且底部层位半导体管芯100C2是通过图13至图17中所示的工艺制作。在一些实施例中，执行面对面结合工艺，以将顶部层位半导体管芯100A1与底部层位半导体管芯100C2结合。顶部层位半导体管芯100A1与底部层位半导体管芯100C2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100A1与半导体晶片W3中的底部层位半导体管芯100C2结合，其中单体化的顶部层位半导体管芯100A1是通过图1至图6中所示的工艺制作，且半导体晶片W3中的底部层位半导体管芯100C2是通过图13至图17中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W1中的顶部层位半导体管芯100A1与半导体晶片W3中的底部层位半导体管芯100C2结合，其中半导体晶片W1中的顶部层位半导体管芯100A1是通过图1至图5中所示的工艺制作，且半导体晶片W3中的底部层位半导体管芯100C2是通过图13至图17中所示的工艺制作。在图25E中，顶部层位半导体管芯100A1及底部层位半导体管芯100C2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25E中所示的SoIC组件中出现的热点问题。
参照图25F，提供包括顶部层位半导体管芯100B1及底部层位半导体管芯100C2的SoIC组件。顶部层位半导体管芯100B1是通过图7至图11中所示的工艺制作，且底部层位半导体管芯100C2是通过图13至图17中所示的工艺制作。在一些实施例中，执行面对背结合工艺，以将顶部层位半导体管芯100B1与底部层位半导体管芯100C2结合。顶部层位半导体管芯100B1与底部层位半导体管芯100C2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100B1与半导体晶片W3中的底部层位半导体管芯100C2结合，其中单体化的顶部层位半导体管芯100B1是通过图7至图12中所示的工艺制作，且半导体晶片W3中的底部层位半导体管芯100C2是通过图13至图17中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W2中的顶部层位半导体管芯100B1与半导体晶片W3中的底部层位半导体管芯100C2结合，其中半导体晶片W2中的顶部层位半导体管芯100B1是通过图7至图11中所示的工艺制作，且半导体晶片W3中的底部层位半导体管芯100C2是通过图13至图17中所示的工艺制作。在图25F中，顶部层位半导体管芯100B1及底部层位半导体管芯100C2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25F中所示的SoIC组件中出现的热点问题。
参照图25G，提供包括顶部层位半导体管芯100D1及底部层位半导体管芯100D2的SoIC组件。顶部层位半导体管芯100D1与底部层位半导体管芯100D2二者均是通过图19至图23中所示的工艺制作。在一些实施例中，执行背对背结合工艺，以将顶部层位半导体管芯100D1与底部层位半导体管芯100D2结合。顶部层位半导体管芯100D1与底部层位半导体管芯100D2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100D1与半导体晶片W4中的底部层位半导体管芯100D2结合，其中单体化的顶部层位半导体管芯100D1是通过图19至图24中所示的工艺制作，且半导体晶片W4中的底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W4中的顶部层位半导体管芯100D1与半导体晶片W4中的底部层位半导体管芯100D2结合，其中半导体晶片W4中的顶部层位半导体管芯100D1与底部层位半导体管芯100D2二者均是通过图19至图23中所示的工艺制作。在图25G中，顶部层位半导体管芯100D1及底部层位半导体管芯100D2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25G中所示的SoIC组件中出现的热点问题。
参照图25H，提供包括顶部层位半导体管芯100A1及底部层位半导体管芯100D2的SoIC组件。顶部层位半导体管芯100A1是通过图1至图5中所示的工艺制作，且底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在一些实施例中，执行面对背结合工艺，以将顶部层位半导体管芯100A1与底部层位半导体管芯100D2结合。顶部层位半导体管芯100A1与底部层位半导体管芯100D2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100A1与半导体晶片W4中的底部层位半导体管芯100D2结合，其中单体化的顶部层位半导体管芯100A1是通过图1至图6中所示的工艺制作，且半导体晶片W4中的底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W1中的顶部层位半导体管芯100A1与半导体晶片W4中的底部层位半导体管芯100D2结合，其中半导体晶片W1中的顶部层位半导体管芯100A1是通过图1至图5中所示的工艺制作，且半导体晶片W4中的底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在图25H中，顶部层位半导体管芯100A1及底部层位半导体管芯100D2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25H中所示的SoIC组件中出现的热点问题。
参照图25I，提供包括顶部层位半导体管芯100B1及底部层位半导体管芯100D2的SoIC组件。顶部层位半导体管芯100B1是通过图7至图11中所示的工艺制作，且底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在一些实施例中，执行面对背结合工艺，以将顶部层位半导体管芯100B1与底部层位半导体管芯100D2结合。顶部层位半导体管芯100B1与底部层位半导体管芯100D2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100B1与半导体晶片W4中的底部层位半导体管芯100D2结合，其中单体化的顶部层位半导体管芯100B1是通过图7至图12中所示的工艺制作，且半导体晶片W4中的底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W2中的顶部层位半导体管芯100B1与半导体晶片W4中的底部层位半导体管芯100D2结合，其中半导体晶片W2中的顶部层位半导体管芯100B1是通过图7至图11中所示的工艺制作，且半导体晶片W4中的底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在图25I中，顶部层位半导体管芯100B1及底部层位半导体管芯100D2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25I中所示的SoIC组件中出现的热点问题。
参照图25J，提供包括顶部层位半导体管芯100C1及底部层位半导体管芯100D2的SoIC组件。顶部层位半导体管芯100C1是通过图13至图17中所示的工艺制作，且底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在一些实施例中，执行面对背结合工艺，以将顶部层位半导体管芯100C1与底部层位半导体管芯100D2结合。顶部层位半导体管芯100C1与底部层位半导体管芯100D2之间的结合界面可包括介电质对介电质结合界面及金属对金属结合界面。在一些实施例中，执行芯片到晶片结合工艺，以将单体化的顶部层位半导体管芯100C1与半导体晶片W4中的底部层位半导体管芯100D2结合，其中单体化的顶部层位半导体管芯100C1是通过图13至图18中所示的工艺制作，且半导体晶片W4中的底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在一些其他实施例中，执行晶片到晶片结合工艺，以将半导体晶片W3中的顶部层位半导体管芯100C1与半导体晶片W4中的底部层位半导体管芯100D2结合，其中半导体晶片W3中的顶部层位半导体管芯100C1是通过图13至图17中所示的工艺制作，且半导体晶片W4中的底部层位半导体管芯100D2是通过图19至图23中所示的工艺制作。在图25J中，顶部层位半导体管芯100C1及底部层位半导体管芯100D2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图25J中所示的SoIC组件中出现的热点问题。
图26A至图26F是示意性地示出根据本公开一些实施例的各种集成扇出型封装的剖视图。
参照图26A，提供集成扇出型封装，所述集成扇出型封装包括半导体管芯100A1、半导体管芯100A2、导电柱500、绝缘包封体510、第一重布线路结构520、第二重布线路结构530、导电端子540及导电端子550。半导体管芯100A1与100A2通过面对面结合工艺彼此结合，且半导体管芯100A1的侧向尺寸(例如，宽度)大于半导体管芯100A2的侧向尺寸。导电柱500设置在半导体管芯100A1的前表面上且电连接到半导体管芯100A1。绝缘包封体510覆盖半导体管芯100A1的前表面且侧向包封半导体管芯100A2及导电柱500。第一重布线路结构520设置在半导体管芯100A1的背表面上且电连接到半导体管芯100A1中的半导体穿孔。第二重布线路结构530设置在绝缘包封体510的表面及半导体管芯100A2的背表面上，其中第二重布线路结构530通过导电柱500电连接到半导体管芯100A1，且第二重布线路结构530电连接到半导体管芯100A2中的半导体穿孔。导电端子540设置在第一重布线路结构520上且电连接到第一重布线路结构520，且导电端子550设置在第二重布线路结构530上且电连接到第二重布线路结构530。在图26A中，半导体管芯100A1及半导体管芯100A2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图26A中所示的SoIC组件中出现的热点问题。
图26A中所示的集成扇出型封装可通过以下工艺制作。提供包括半导体管芯100A1的半导体晶片，且在半导体晶片的半导体管芯100A1上形成导电柱500。包括半导体管芯100A1的半导体晶片可为图5中所示的半导体晶片W1。举例来说，通过芯片到晶片结合工艺将半导体管芯100A2结合到半导体晶片的半导体管芯100A1。半导体管芯100A2可为图6中所示的半导体管芯100A。在包括半导体管芯100A1的半导体晶片之上形成绝缘包封体510，以侧向包封半导体管芯100A2及导电柱500。在一些实施例中，通过模制工艺(moldingprocess)或沉积工艺及随后进行研磨工艺形成绝缘包封体510。在形成绝缘包封体510之后，在半导体管芯100A1的背表面之上形成第一重布线路结构520及导电端子540，且在半导体管芯100A2的背表面及绝缘包封体510的表面上形成第二重布线路结构530及导电端子550。此后，可执行晶片锯切工艺以获得图26A中所示的集成扇出型封装。
参照图26B，提供集成扇出型封装，所述集成扇出型封装包括半导体管芯100A1、半导体管芯100B2、导电柱500、绝缘包封体510、第一重布线路结构520、第二重布线路结构530、导电端子540及导电端子550。半导体管芯100A1与100B2通过面对背结合工艺彼此结合，且半导体管芯100A1的侧向尺寸(例如，宽度)大于半导体管芯100B2的侧向尺寸。导电柱500设置在半导体管芯100A1的前表面上且电连接到半导体管芯100A1。绝缘包封体510覆盖半导体管芯100A的前表面且侧向包封半导体管芯100A1及导电柱。第一重布线路结构520设置在半导体管芯100A1的背表面上且电连接到半导体管芯100A1中的半导体穿孔。第二重布线路结构530设置在绝缘包封体510的表面及半导体管芯100B2的背表面上，其中第二重布线路结构530通过导电柱500电连接到半导体管芯100A1，且第二重布线路结构530电连接到半导体管芯100B2。导电端子540设置在第一重布线路结构520上且电连接到第一重布线路结构520，且导电端子550设置在第二重布线路结构530上且电连接到第二重布线路结构530。在图26B中，半导体管芯100A1及半导体管芯100B2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图26B中所示的SoIC组件中出现的热点问题。
图26B中所示的集成扇出型封装可通过以下工艺制作。提供包括半导体管芯100A1的半导体晶片，且在半导体晶片的半导体管芯100A1上形成导电柱500。包括半导体管芯100A1的半导体晶片可为图5中所示的半导体晶片W1。举例来说，通过芯片到晶片结合工艺将半导体管芯100B2结合到半导体晶片的半导体管芯100A1。半导体管芯100B2可为图12中所示的半导体管芯100B。在包括半导体管芯100A1的半导体晶片之上形成绝缘包封体510，以侧向包封半导体管芯100B2及导电柱500。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体510。在形成绝缘包封体510之后，在半导体管芯100A1的背表面之上形成第一重布线路结构520及导电端子540，且在半导体管芯100B2的前表面及绝缘包封体510的表面上形成第二重布线路结构530及导电端子550。此后，可执行晶片锯切工艺以获得图26B中所示的集成扇出型封装。
图26A及图26B中所示的集成扇出型封装的SoIC组件仅为例示，集成扇出型封装可包括其他类型的SoIC组件。举例来说，集成扇出型封装可包括图25A至图25J中所示的SoIC组件中的至少一个SoIC组件。
参照图26C，提供集成扇出型封装，所述集成扇出型封装包括半导体管芯100A1、半导体管芯100A2、半导体管芯100A3、导电柱500、导电柱505、绝缘包封体510、绝缘包封体515、结合结构BS、第一重布线路结构520、第二重布线路结构530、导电端子540及导电端子550。半导体管芯100A1与100A2通过面对面结合工艺彼此结合，且半导体管芯100A1的侧向尺寸(例如，宽度)大于半导体管芯100A2的侧向尺寸。半导体管芯100A2与100A3通过面对背结合工艺彼此结合，且半导体管芯100A2的侧向尺寸(例如，宽度)大于半导体管芯100A3的侧向尺寸。导电柱500设置在半导体管芯100A1的前表面上且电连接到半导体管芯100A1。绝缘包封体510覆盖半导体管芯100A1的前表面且侧向包封半导体管芯100A2及导电柱500。结合结构BS设置在半导体管芯100A2的背表面及绝缘包封体510的表面上。结合结构BS电连接到导电柱500以及半导体管芯100A2中的半导体穿孔。半导体管芯100A3及导电柱505设置在结合结构BS上且电连接到结合结构BS。绝缘包封体515覆盖结合结构BS且侧向包封半导体管芯100A3及导电柱505。第一重布线路结构520设置在半导体管芯100A1的背表面上且电连接到半导体管芯100A1中的半导体穿孔。第二重布线路结构530设置在绝缘包封体515的表面及半导体管芯100A3的背表面上，其中第二重布线路结构530通过导电柱500、导电柱505及结合结构BS电连接到半导体管芯100A1。此外，第二重布线路结构530电连接到半导体管芯100A3中的半导体穿孔。导电端子540设置在第一重布线路结构520上且电连接到第一重布线路结构520，且导电端子550设置在第二重布线路结构530上且电连接到第二重布线路结构530。在图26C中，半导体管芯100A1、半导体管芯100A2及半导体管芯100A3的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图26C中所示的SoIC组件中出现的热点问题。
图26C中所示的集成扇出型封装可通过以下工艺制作。提供包括半导体管芯100A1的半导体晶片，且在半导体晶片的半导体管芯100A1上形成导电柱500。包括半导体管芯100A1的半导体晶片可为图5中所示的半导体晶片W1。举例来说，通过芯片到晶片结合工艺将半导体管芯100A2结合到半导体晶片的半导体管芯100A1。半导体管芯100A2可为图6中所示的半导体管芯100A。在包括半导体管芯100A1的半导体晶片之上形成绝缘包封体510，以侧向包封半导体管芯100A2及导电柱500。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体510。在形成绝缘包封体510之后，形成结合结构BS以覆盖半导体管芯100A2的背表面及绝缘包封体510的表面。在结合结构BS上形成导电柱505，且将半导体管芯100A3结合到结合结构BS。半导体管芯100A3可为图6中所示的半导体管芯100A，且半导体管芯100A2的侧向尺寸可大于半导体管芯100A3的侧向尺寸。在结合结构BS之上形成绝缘包封体515，以侧向包封半导体管芯100A3及导电柱505。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体515。在形成绝缘包封体515之后，在半导体管芯100A1的背表面之上形成第一重布线路结构520及导电端子540，且在半导体管芯100A3的背表面及绝缘包封体515的表面上形成第二重布线路结构530及导电端子550。此后，可执行晶片锯切工艺以获得图26C中所示的集成扇出型封装。
参照图26D，提供集成扇出型封装，所述集成扇出型封装包括半导体管芯100A1、半导体管芯100B2、半导体管芯100A2、导电柱500、导电柱505、绝缘包封体510、绝缘包封体515、结合结构BS、第一重布线路结构520、第二重布线路结构530、导电端子540及导电端子550。半导体管芯100A1与100B2通过面对背结合工艺彼此结合，且半导体管芯100A1的侧向尺寸(例如，宽度)大于半导体管芯100B2的侧向尺寸。半导体管芯100B2与100A2通过面对面结合工艺彼此结合，且半导体管芯100B2的侧向尺寸(例如，宽度)大于半导体管芯100A2的侧向尺寸。导电柱500设置在半导体管芯100A1的前表面上且电连接到半导体管芯100A1。绝缘包封体510覆盖半导体管芯100A1的前表面且侧向包封半导体管芯100B2及导电柱500。结合结构BS设置在半导体管芯100B2的背表面及绝缘包封体510的表面上。结合结构BS电连接到导电柱500以及半导体管芯100B2中的半导体穿孔。半导体管芯100A2及导电柱505设置在结合结构BS上且电连接到结合结构BS。绝缘包封体515覆盖结合结构BS且侧向包封半导体管芯100A2及导电柱505。第一重布线路结构520设置在半导体管芯100A1的背表面上且电连接到半导体管芯100A1中的半导体穿孔。第二重布线路结构530设置在绝缘包封体515的表面及半导体管芯100A2的背表面上，其中第二重布线路结构530通过导电柱500、导电柱505及结合结构BS电连接到半导体管芯100A1。此外，第二重布线路结构530电连接到半导体管芯100A2中的半导体穿孔。导电端子540设置在第一重布线路结构520上且电连接到第一重布线路结构520，且导电端子550设置在第二重布线路结构530上且电连接到第二重布线路结构530。在图26D中，半导体管芯100A1、半导体管芯100B2及半导体管芯100A2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图26D中所示的SoIC组件中出现的热点问题。
图26D中所示的集成扇出型封装可通过以下工艺制作。提供包括半导体管芯100A1的半导体晶片，且在半导体晶片的半导体管芯100A1上形成导电柱500。包括半导体管芯100A1的半导体晶片可为图5中所示的半导体晶片W1。举例来说，通过芯片到晶片结合工艺将半导体管芯100B2结合到半导体晶片的半导体管芯100A1。半导体管芯100B2可为图12中所示的半导体管芯100B。在包括半导体管芯100A1的半导体晶片之上形成绝缘包封体510，以侧向包封半导体管芯100B2及导电柱500。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体510。在形成绝缘包封体510之后，形成结合结构BS以覆盖半导体管芯100B2的背表面及绝缘包封体510的表面。在结合结构BS上形成导电柱505，且将半导体管芯100A2结合到结合结构BS。半导体管芯100A2可为图6中所示的半导体管芯100A，且半导体管芯100B2的侧向尺寸可大于半导体管芯100A2的侧向尺寸。在结合结构BS之上形成绝缘包封体515，以侧向包封半导体管芯100A2及导电柱505。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体515。在形成绝缘包封体515之后，在半导体管芯100A1的背表面之上形成第一重布线路结构520及导电端子540，且在半导体管芯100A2的背表面及绝缘包封体515的表面上形成第二重布线路结构530及导电端子550。此后，可执行晶片锯切工艺以获得图26D中所示的集成扇出型封装。
参照图26E，提供集成扇出型封装，所述集成扇出型封装包括半导体管芯100A1、半导体管芯100A2、半导体管芯100B2、导电柱500、导电柱505、绝缘包封体510、绝缘包封体515、结合结构BS、第一重布线路结构520、第二重布线路结构530、导电端子540及导电端子550。半导体管芯100A1与100A2通过面对面结合工艺彼此结合，且半导体管芯100A1的侧向尺寸(例如，宽度)大于半导体管芯100A2的侧向尺寸。半导体管芯100A2与100B2通过背对背结合工艺彼此结合，且半导体管芯100A2的侧向尺寸(例如，宽度)大于半导体管芯100B2的侧向尺寸。导电柱500设置在半导体管芯100A1的前表面上且电连接到半导体管芯100A1。绝缘包封体510覆盖半导体管芯100A1的前表面且侧向包封半导体管芯100A2及导电柱500。结合结构BS设置在半导体管芯100A2的背表面及绝缘包封体510的表面上。结合结构BS电连接到导电柱500以及半导体管芯100A2中的半导体穿孔。半导体管芯100B2及导电柱505设置在结合结构BS上且电连接到结合结构BS。绝缘包封体515覆盖结合结构BS且侧向包封半导体管芯100B2及导电柱505。第一重布线路结构520设置在半导体管芯100A1的背表面上且电连接到半导体管芯100A1中的半导体穿孔。第二重布线路结构530设置在绝缘包封体515的表面及半导体管芯100B2的前表面上，其中第二重布线路结构530通过导电柱500、导电柱505及结合结构BS电连接到半导体管芯100A1。此外，第二重布线路结构530电连接到半导体管芯100B2。导电端子540设置在第一重布线路结构520上且电连接到第一重布线路结构520，且导电端子550设置在第二重布线路结构530上且电连接到第二重布线路结构530。在图26E中，半导体管芯100A1、半导体管芯100A2及半导体管芯100B2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图26E中所示的SoIC组件中出现的热点问题。
图26E中所示的集成扇出型封装可通过以下工艺制作。提供包括半导体管芯100A1的半导体晶片，且在半导体晶片的半导体管芯100A1上形成导电柱500。包括半导体管芯100A1的半导体晶片可为图5中所示的半导体晶片W1。举例来说，通过芯片到晶片结合工艺将半导体管芯100A2结合到半导体晶片的半导体管芯100A1。半导体管芯100A2可为图6中所示的半导体管芯100A。在包括半导体管芯100A1的半导体晶片之上形成绝缘包封体510，以侧向包封半导体管芯100A2及导电柱500。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体510。在形成绝缘包封体510之后，形成结合结构BS以覆盖半导体管芯100A2的背表面及绝缘包封体510的表面。在结合结构BS上形成导电柱505，且将半导体管芯100B2结合到结合结构BS。半导体管芯100B2可为图12中所示的半导体管芯100B，且半导体管芯100A2的侧向尺寸可大于半导体管芯100B2的侧向尺寸。在结合结构BS之上形成绝缘包封体515，以侧向包封半导体管芯100B2及导电柱505。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体515。在形成绝缘包封体515之后，在半导体管芯100A1的背表面之上形成第一重布线路结构520及导电端子540，且在半导体管芯100B2的前表面及绝缘包封体515的表面上形成第二重布线路结构530及导电端子550。此后，可执行晶片锯切工艺以获得图26E中所示的集成扇出型封装。
参照图26F，提供集成扇出型封装，所述集成扇出型封装包括半导体管芯100A1、半导体管芯100A2、半导体管芯100A3、导电柱500、导电柱505、绝缘包封体510、绝缘包封体515、重布线路结构RDL、第一重布线路结构520、第二重布线路结构530、导电端子540及导电端子550。半导体管芯100A1与100A2通过面对面结合工艺彼此结合，且半导体管芯100A1的侧向尺寸(例如，宽度)大于半导体管芯100A2的侧向尺寸。半导体管芯100A2与100A3通过面对背结合工艺彼此结合，且半导体管芯100A2的侧向尺寸(例如，宽度)大于半导体管芯100A3的侧向尺寸。导电柱500设置在半导体管芯100A1的前表面上且电连接到半导体管芯100A1。绝缘包封体510覆盖半导体管芯100A1的前表面且侧向包封半导体管芯100A2及导电柱500。重布线路结构RDL设置在半导体管芯100A2的背表面及绝缘包封体510的表面上。重布线路结构RDL电连接到导电柱500以及半导体管芯100A2中的半导体穿孔。半导体管芯100A3及导电柱505设置在重布线路结构RDL上且电连接到重布线路结构RDL。绝缘包封体515覆盖重布线路结构RDL且侧向包封半导体管芯100A3及导电柱505。第一重布线路结构520设置在半导体管芯100A1的背表面上且电连接到半导体管芯100A1中的半导体穿孔。第二重布线路结构530设置在绝缘包封体515的表面及半导体管芯100A3的背表面上，其中第二重布线路结构530通过导电柱500、导电柱505及重布线路结构RDL电连接到半导体管芯100A1。此外，第二重布线路结构530电连接到半导体管芯100A3中的半导体穿孔。导电端子540设置在第一重布线路结构520上且电连接到第一重布线路结构520，且导电端子550设置在第二重布线路结构530上且电连接到第二重布线路结构530。在图26F中，重布线路结构RDL以及半导体管芯100A1、半导体管芯100A2及半导体管芯100A3的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决图26F中所示的SoIC组件中出现的热点问题。
图26F中所示的集成扇出型封装可通过以下工艺制作。提供包括半导体管芯100A1的半导体晶片，且在半导体晶片的半导体管芯100A1上形成导电柱500。包括半导体管芯100A1的半导体晶片可为图5中所示的半导体晶片W1。举例来说，通过芯片到晶片结合工艺将半导体管芯100A2结合到半导体晶片的半导体管芯100A1。半导体管芯100A2可为图6中所示的半导体管芯100A。在包括半导体管芯100A1的半导体晶片之上形成绝缘包封体510，以侧向包封半导体管芯100A2及导电柱500。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体510。在形成绝缘包封体510之后，形成重布线路结构RDL以覆盖半导体管芯100A2的背表面及绝缘包封体510的表面。在重布线路结构RDL上形成导电柱505，且将半导体管芯100A3结合到重布线路结构RDL。半导体管芯100A3可为图6中所示的半导体管芯100A，且半导体管芯100A2的侧向尺寸可大于半导体管芯100A3的侧向尺寸。在重布线路结构RDL之上形成绝缘包封体515，以侧向包封半导体管芯100A3及导电柱505。在一些实施例中，通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体515。在形成绝缘包封体515之后，在半导体管芯100A1的背表面之上形成第一重布线路结构520及导电端子540，且在半导体管芯100A3的背表面及绝缘包封体515的表面上形成第二重布线路结构530及导电端子550。此后，可执行晶片锯切工艺以获得图26F中所示的集成扇出型封装。
图27及图28是示意性地示出根据本公开一些其他实施例的各种封装结构的剖视图。
参照图27，提供集成扇出型封装，所述集成扇出型封装包括半导体管芯100A1、半导体管芯100A2、导电柱500、绝缘包封体510、介电覆盖件(dielectric cover)D1、半导体器件600、介电覆盖件D2、绝缘包封体610、介电覆盖件D3、重布线路结构620及导电端子630。半导体管芯100A1与100A2通过面对面结合工艺彼此结合，且半导体管芯100A1的侧向尺寸(例如，宽度)大于半导体管芯100A2的侧向尺寸。导电柱500设置在半导体管芯100A1的前表面上且电连接到半导体管芯100A1。绝缘包封体510覆盖半导体管芯100A的前表面且侧向包封半导体管芯100A1及导电柱500。介电覆盖件D1可共形地覆盖半导体管芯100A的背表面、半导体管芯100A的侧表面及绝缘包封体510的侧表面。半导体器件600可为设置在半导体管芯100A1及100A2的结合结构旁边的高频宽存储器(high bandwidth memory，HBM)器件。半导体器件600的背表面及侧表面可被介电覆盖件D2覆盖。半导体器件600以及半导体管芯100A1及100A2的结合结构可由绝缘包封体610侧向包封。在一些实施例中，如图27中所示，半导体管芯100A1及100A2的结合结构通过介电覆盖件D1与绝缘包封体610间隔开，且半导体器件600通过介电覆盖件D2与绝缘包封体610间隔开。重布线路结构620及导电端子630设置在绝缘包封体610、半导体器件600以及半导体管芯100A1及100A2的结合结构的底表面上。重布线路结构620及导电端子630电连接到半导体器件600、半导体管芯100A1及半导体管芯100A2。此外，介电覆盖件D3可覆盖绝缘包封体610、介电覆盖件D1的部分、介电覆盖件D2的部分及重布线路结构620的侧表面。
上述介电覆盖件D1、D2及D3可为导热系数大于二氧化硅的导热系数的介电层。举例来说，介电覆盖件D1、D2及D3的导热系数大于约1.4W/mK。介电覆盖件D1、D2及D3可为类金刚石碳(DLC)层或导热系数大于约1.4W/mK的其他合适的介电层。举例来说，介电覆盖件D1、D2及D3的导热系数大于约1.4W/mK且小于约3.5W/mK。
图27中所示的封装结构可通过RDL先制工艺(RDL first process)或芯片先置工艺(chip first process)(即，RDL后制工艺(RDL last process))来制作。
在RDL先制工艺中，可在载体(未示出)之上形成重布线路结构620，且可在由载体承载的重布线路结构620上安装半导体器件600以及半导体管芯100A1及100A2的结合结构。在重布线路结构620上安装半导体器件600以及半导体管芯100A1及100A2的结合结构之后，可形成介电覆盖件D1及D2以覆盖半导体器件600以及半导体管芯100A1及100A2的结合结构。在一些实施例中，可同时形成介电覆盖件D1与D2。介电覆盖件D1与D2可彼此连接或者彼此间隔开。在形成介电覆盖件D1及D2之后，可通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体610，以侧向包封半导体器件600以及半导体管芯100A1及100A2的结合结构。在形成绝缘包封体610之后，在绝缘包封体610、半导体器件600以及半导体管芯100A1及100A2的结合结构的底表面上形成重布线路结构620及导电端子630。可执行晶片锯切工艺以获得多个单体化的封装结构。此后，形成介电覆盖件D3以覆盖绝缘包封体610、介电覆盖件D1的部分、介电覆盖件D2的部分及重布线路结构620的侧表面。
在芯片先置工艺(即，RDL后制工艺)中，可首先将半导体器件600以及半导体管芯100A1及100A2的结合结构拾取并放置在载体(未示出)上。在将半导体器件600以及半导体管芯100A1及100A2的结合结构放置在载体上之后，可形成介电覆盖件D1及D2以覆盖半导体器件600以及半导体管芯100A1及100A2的结合结构。在一些实施例中，可同时形成介电覆盖件D1与D2。可彼此连接或者彼此间隔开介电覆盖件D1与D2。在形成介电覆盖件D1及D2之后，可通过模制工艺或沉积工艺及随后进行研磨工艺形成绝缘包封体610，以侧向包封半导体器件600以及半导体管芯100A1及100A2的结合结构。在形成绝缘包封体610之后，从载体剥离由绝缘包封体610包封的半导体器件600以及半导体管芯100A1及100A2的结合结构，且在绝缘包封体610、半导体器件600以及半导体管芯100A1及100A2的结合结构的底表面上形成重布线路结构620及导电端子630。可执行晶片锯切工艺以获得多个单体化的封装结构。此后，形成介电覆盖件D3以覆盖绝缘包封体610、介电覆盖件D1的部分、介电覆盖件D2的部分及重布线路结构620的侧表面。
参照图27及图28，除半导体管芯100A2及半导体器件600分别通过由底部填充胶UF1及UF2包封的导电凸块BP1及BP2电连接到重布线路结构620以外，图28中所示的封装结构相似于图27中所示的封装结构。
在图27及图28中所示的实施例中，介电覆盖件D1、D2及D3可增强封装结构的散热性能。此外，半导体管芯100A1及半导体管芯100A2的图案化结合介电层提供具有良好导热系数的结合界面，以有效地散热。因此，可解决半导体管芯100A1与半导体管芯100A2之间出现的热点问题。
根据本公开的一些实施例，提供一种结构，所述结构包括第一半导体管芯及第二半导体管芯。所述第一半导体管芯包括第一结合结构。所述第一结合结构包括第一介电层及嵌置在所述第一介电层中的第一导体。所述第二半导体管芯包括第二结合结构。所述第二结合结构包括第二介电层及嵌置在所述第二介电层中的第二导体。所述第一介电层与所述第二介电层接触，且所述第一导体与所述第二导体接触。所述第一介电层及所述第二介电层的导热系数大于二氧化硅的导热系数。在一些实施例中，所述第一介电层及所述第二介电层的导热系数大于1.4W/mK。在一些实施例中，所述第一介电层与所述第二介电层在材料上实质上相同。在一些实施例中，所述第一介电层或所述第二介电层包括类金刚石碳(DLC)层。在一些实施例中，所述第一半导体管芯包括第一半导体衬底及位于所述第一半导体衬底上的第一内连线结构，所述第一导体电连接到所述第一内连线结构，且所述第一介电层覆盖所述第一内连线结构；并且所述第二半导体管芯包括第二半导体衬底及位于所述第二半导体衬底上的第二内连线结构，所述第二导体电连接到所述第二内连线结构，且所述第二介电层覆盖所述第二内连线结构。在一些实施例中，所述第一半导体管芯包括第一半导体衬底及位于所述第一半导体衬底上的第一内连线结构，所述第一导体电连接到所述第一内连线结构，且所述第一介电层覆盖所述第一内连线结构；所述第二半导体管芯包括第二半导体衬底、穿透过所述第二半导体衬底的穿孔以及位于所述第二半导体衬底的第一表面上的第二内连线结构；并且所述第二导体及所述第二介电层设置在所述第二半导体衬底的第二表面上，所述第二表面与所述第一表面相对，且所述第二导体通过所述穿孔电连接到所述第二内连线结构。
根据本公开的一些其他实施例，提供一种结构，所述结构包括第一半导体管芯及第二半导体管芯。所述第一半导体管芯包括第一结合结构。所述第一结合结构包括第一介电层及嵌置在所述第一介电层中的第一导体。所述第二半导体管芯包括第二结合结构。所述第二结合结构包括第二介电层、覆盖所述第二介电层的第三介电层以及嵌置在所述第二介电层及所述第三介电层中的第二导体。所述第一介电层与所述第三介电层接触。所述第一导体与所述第二导体接触，其中所述第一介电层及所述第二介电层的导热系数大于所述第三介电层的导热系数。在一些实施例中，所述第一介电层及所述第二介电层的导热系数大于1.4W/mK，且所述第三介电层的导热系数大于1.2W/mK且小于1.4W/mK。在一些实施例中，所述第一介电层通过所述第二介电层与所述第二介电层间隔开。在一些实施例中，所述第一介电层及所述第二介电层包括类金刚石碳(DLC)层。在一些实施例中，所述第一半导体管芯包括第一半导体衬底及位于所述第一半导体衬底上的第一内连线结构，所述第一导体电连接到所述第一内连线结构，且所述第一介电层覆盖所述第一内连线结构；并且所述第二半导体管芯包括第二半导体衬底及位于所述第二半导体衬底上的第二内连线结构，所述第二导体电连接到所述第二内连线结构，且所述第二介电层及所述第三介电层覆盖所述第二内连线结构。在一些实施例中，所述第一半导体管芯包括第一半导体衬底及位于所述第一半导体衬底上的第一内连线结构，所述第一导体电连接到所述第一内连线结构，且所述第一介电层覆盖所述第一内连线结构；所述第二半导体管芯堆叠在所述第一半导体管芯之上；所述第二半导体管芯包括第二半导体衬底、穿透过所述第二半导体衬底的穿孔以及位于所述第二半导体衬底的第一表面上的第二内连线结构；并且所述第二导体、所述第二介电层及所述第三介电层设置在所述第二半导体衬底的第二表面上，所述第二表面与所述第一表面相对，且所述第二导体通过所述穿孔电连接到所述第二内连线结构。在一些实施例中，所述第一介电层及所述第二介电层比所述第三介电层厚。
根据本公开的一些其他实施例，提供一种结构，所述结构包括第一半导体管芯及第二半导体管芯。所述第一半导体管芯包括第一结合结构。所述第一结合结构包括第一介电层、覆盖所述第一介电层的第二介电层以及嵌置在所述第一介电层及所述第二介电层中的第一导体。所述第二半导体管芯包括第二结合结构。所述第二结合结构包括第三介电层、覆盖所述第三介电层的第四介电层以及嵌置在所述第三介电层及所述第四介电层中的第二导体。所述第二介电层与所述第四介电层接触。所述第一导体与所述第二导体接触，其中所述第一介电层及所述第三介电层的导热系数大于第二介电层及所述第四介电层的导热系数。在一些实施例中，所述第一介电层及所述第三介电层的导热系数大于1.4W/mK，且所述第三介电层及所述第四介电层的导热系数大于1.2W/mK且小于1.4W/mK。在一些实施例中，所述第一介电层通过所述第二介电层及所述第四介电层与所述第三介电层间隔开。在一些实施例中，所述第一介电层及所述第三介电层包括类金刚石碳(DLC)层，且所述第二介电层及所述第四介电层包含二氧化硅。在一些实施例中，所述第一半导体管芯包括第一半导体衬底及位于所述第一半导体衬底上的第一内连线结构，所述第一导体电连接到所述第一内连线结构，且所述第一介电层及所述第二介电层覆盖所述第一内连线结构；并且所述第二半导体管芯包括第二半导体衬底及位于所述第二半导体衬底上的第二内连线结构，所述第二导体电连接到所述第二内连线结构，且所述第三介电层及所述第四介电层覆盖所述第二内连线结构。在一些实施例中，所述第一半导体管芯包括第一半导体衬底及位于所述第一半导体衬底上的第一内连线结构，所述第一导体电连接到所述第一内连线结构，且所述第一介电层及所述第二介电层覆盖所述第一内连线结构；所述第二半导体管芯堆叠在所述第一半导体管芯之上；所述第二半导体管芯包括第二半导体衬底、穿透过所述第二半导体衬底的穿孔以及位于所述第二半导体衬底的第一表面上的第二内连线结构；并且所述第二导体、所述第二介电层及所述第三介电层设置在所述第二半导体衬底的第二表面上，所述第二表面与所述第一表面相对，且所述第二导体通过所述穿孔电连接到所述第二内连线结构。在一些实施例中，所述第一介电层及所述第三介电层比所述第二介电层及所述第四介电层厚。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。
[符号的说明]
100A、100A3、100B、100C、100D：半导体管芯
100A1、100B1、100C1、100D1：半导体管芯
100A2、100B2、100C2、100D2：半导体管芯
110、210、310、410：半导体衬底
112、212、312、412：半导体穿孔(TSV)
120、220、320、420：内连线结构
122、222、322、422：导电垫
130：结合介电层
130a、330’：图案化结合介电层
132、242、332、442：开口
132a、242a、332a、442a：通孔
132b、134、242b、244、332b、334、442b、444：沟槽
140、250、340、450：导电材料层
142、144、252、254、342、344、452、454：结合导体
230、330a’、330b’、430：图案化介电层
240：结合介电层
330：结合介电层
330a：介电层
330b：介电层
440：结合介电层
440a：介电层
440b：介电层
500、505：导电柱
510、515、610：绝缘包封体
520：第一重布线路结构
530：第二重布线路结构
540、550、630：导电端子
600：半导体器件
620、RDL：重布线路结构
BP1、BP2：导电凸块
BS、BS1、BS2、BS3、BS4：结合结构
D1、D2、D3：介电覆盖件
S1、S2：溅镀晶种图案
SL1、SL2、SL3、SL4：切割道
UF1、UF2：底部填充胶
W1、W2、W3、W4：半导体晶片

Claims (1)

1.一种半导体结构，包括：
第一半导体管芯，包括第一结合结构，所述第一结合结构包括第一介电层及嵌置在所述第一介电层中的第一导体；以及
第二半导体管芯，包括第二结合结构，所述第二结合结构包括第二介电层及嵌置在所述第二介电层中的第二导体，所述第一介电层与所述第二介电层接触，且所述第一导体与所述第二导体接触，
其中所述第一介电层及所述第二介电层的导热系数大于二氧化硅的导热系数。
CN202011319569.6A 2019-11-26 2020-11-23 半导体结构 Pending CN112951809A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962940257P 2019-11-26 2019-11-26
US62/940,257 2019-11-26
US16/935,175 2020-07-21
US16/935,175 US11380645B2 (en) 2019-11-26 2020-07-21 Semiconductor structure comprising at least one system-on-integrated-circuit component

Publications (1)

Publication Number Publication Date
CN112951809A true CN112951809A (zh) 2021-06-11

Family

ID=75971436

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011319569.6A Pending CN112951809A (zh) 2019-11-26 2020-11-23 半导体结构

Country Status (3)

Country Link
US (3) US11380645B2 (zh)
CN (1) CN112951809A (zh)
TW (1) TW202121629A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210158257A (ko) * 2020-06-23 2021-12-30 삼성전자주식회사 패키지 신뢰성을 향상시킬 수 있는 칩 적층 반도체 패키지
US11515234B2 (en) * 2020-12-03 2022-11-29 Advanced Semiconductor Engineering, Inc. Semiconductor device package including promoters and method of manufacturing the same
TWI798748B (zh) * 2021-07-09 2023-04-11 欣興電子股份有限公司 電路板結構及其製作方法
US20230063539A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and semiconductor die

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067406B2 (en) * 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US8314483B2 (en) * 2009-01-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. On-chip heat spreader
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9059254B2 (en) * 2012-09-06 2015-06-16 International Business Machines Corporation Overlay-tolerant via mask and reactive ion etch (RIE) technique
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9087821B2 (en) * 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10672820B2 (en) * 2017-11-23 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonded structure
US10804202B2 (en) * 2019-02-18 2020-10-13 Sandisk Technologies Llc Bonded assembly including a semiconductor-on-insulator die and methods for making the same
EP3891788A4 (en) * 2019-04-30 2022-10-26 Yangtze Memory Technologies Co., Ltd. RELATED UNIFIED SEMICONDUCTOR CHIPS AND METHODS OF MANUFACTURE AND OPERATION THEREOF
KR20210025156A (ko) * 2019-08-26 2021-03-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US11107779B2 (en) * 2019-10-17 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11011486B1 (en) * 2019-11-05 2021-05-18 United Microelectronics Corp. Bonded semiconductor structure and method for forming the same

Also Published As

Publication number Publication date
US11380645B2 (en) 2022-07-05
US11830844B2 (en) 2023-11-28
US20240047404A1 (en) 2024-02-08
US20220302068A1 (en) 2022-09-22
TW202121629A (zh) 2021-06-01
US20210159201A1 (en) 2021-05-27

Similar Documents

Publication Publication Date Title
US11935802B2 (en) Integrated circuit package and method of forming same
EP2351077B1 (en) Through-substrate via and redistribution layer with metal paste
CN112951809A (zh) 半导体结构
US11862605B2 (en) Integrated circuit package and method of forming same
US11362069B2 (en) Three-dimensional stacking structure and manufacturing method thereof
US11728301B2 (en) Semiconductor package including test pad and bonding pad structure for die connection and methods for forming the same
US11264362B2 (en) Semiconductor structure and method of fabricating the same
CN112447681A (zh) 封装
US20220301981A1 (en) Semiconductor die including through substrate via barrier structure and methods for forming the same
TW202109781A (zh) 封裝
CN112530913A (zh) 封装结构及其制造方法
CN115528007A (zh) 三维元件结构及其形成方法
CN114783957A (zh) 半导体封装和其形成方法
CN114823620A (zh) 第一晶粒、半导体封装体与形成背侧硅穿孔结构的方法
US20230275030A1 (en) Method of fabricating semiconductor structure
CN113035823A (zh) 封装结构
US20220320047A1 (en) Vertically stacked semiconductor device including a hybrid bond contact junction circuit and methods of forming the same
CN116525558A (zh) 封装件及其形成方法
TW202343707A (zh) 封裝結構
CN112151529A (zh) 半导体封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210611