CN112928074A - 半导体装置封装和其制造方法 - Google Patents

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Abstract

一种半导体装置封装包含低密度衬底和高密度衬底。所述高密度衬底附接到所述低密度衬底。所述高密度衬底具有第一互连层以及安置在所述第一互连层上方的第二互连层。所述第一互连层的厚度不同于所述第二互连层的厚度。

Description

半导体装置封装和其制造方法
技术领域
本公开大体上涉及一种半导体装置封装，且涉及一种具有互连结构的半导体装置封装。
背景技术
电子封装倾向于紧凑的/薄的封装构形和高可靠性。用于前述电子封装的封装技术包含倒装芯片球栅阵列(FCBGA)和扇出晶片级封装(扇出封装)等等。相比于扇出封装，FCBGA拥有较低传导损耗(且因此拥有较高可靠性)但较厚(例如比1800微米(μm)厚)，且其线/间隔(L/S)宽度较大(例如L/S宽度等于或大于25μm/25μm)。另一方面，扇出封装较薄(例如比600微米(μm)薄)，且可拥有高密度细间距连接(例如L/S宽度等于或小于5μm/5μm)以容纳更多I/O引脚。然而，厚度相对较薄的细线可能会造成较高传导损耗(例如插入损耗)，这可能导致信号失真且产生可靠性问题。
发明内容
在一或多个实施例中，一种半导体装置封装包含低密度衬底和高密度衬底。所述高密度衬底附接到所述低密度衬底。所述高密度衬底具有第一互连层以及安置在所述第一互连层上方的第二互连层。所述第一互连层的厚度不同于所述第二互连层的厚度。
在一或多个实施例中，一种半导体装置封装包含低密度衬底以及附接到所述低密度衬底的高密度衬底。所述高密度衬底包含第一电介质层、第一互连层、第二电介质层和第二互连层。所述第一互连层安置在所述第一电介质层上。所述第二电介质层安置在所述第一电介质层上且覆盖所述第一互连层。所述第二互连层安置在所述第二电介质层上。所述第一电介质层的厚度不同于所述第二互连层的厚度。
在一或多个实施例中，一种半导体装置封装包含低密度衬底以及通过粘着剂层附接到所述低密度衬底的高密度衬底。所述高密度衬底包含第一电介质层、第一互连层、第二电介质层和第二互连层。所述第一互连层安置在所述第一电介质层上。所述第二电介质层安置在所述第一电介质层上且覆盖所述第一互连层。所述第二互连层安置在所述第二电介质层上。当以从约12.5GHz到约28GHz的频率操作时，所述半导体装置封装的插入损耗处于从约-16dB到约-1.5dB的范围中。
附图说明
当结合附图阅读时，从以下详细描述容易理解本公开的各方面。应注意，各种特征可能未按比例绘制。为了论述清楚，可任意增大或减小各种特征的尺寸。
图1说明根据本公开的一些实施例的半导体装置封装的横截面图。
图2说明根据本公开的一些实施例的半导体装置封装的一部分的横截面图。
图3说明根据本公开的一些实施例的展示插入损耗与频率的模拟结果。
贯穿各图和详细描述使用共同参考标号以指示相同或类似元件。根据以下结合附图作出的详细描述，本公开将更显而易见。
具体实施方式
以下公开内容提供实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些只是实例，且并非旨在是限制性的。在本公开中，在以下说明中提及第一特征形成于第二特征上方或第二特征上可包含其中第一特征与第二特征直接接触地形成的实施例，且还可包含其中额外特征可在第一特征与第二特征之间形成以使得第一特征与第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复参考标号和/或字母。此重复是为简化和清晰起见，且本身并不指定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供了可体现在广泛多种特定上下文中的许多适用的概念。所论述的特定实施例仅仅是说明性的且不限制本公开的范围。
图1说明根据本公开的一些实施例的半导体装置封装1的横截面图。半导体装置封装1包含衬底10、电路层11、电子组件12a、12b、封装体13和电触点14。
衬底10可例如为印刷电路板，例如基于纸的铜箔层合物、复合铜箔层合物，或聚合物浸渍的基于玻璃纤维的铜箔层合物。衬底10可包含互连结构(例如迹线10r和通孔10v)和/或接地元件。在一些实施例中，衬底10可以是包含核心层和导电材料和/或结构的单层衬底或多层衬底。所述导电材料和/或结构可包含多个迹线。衬底10可包含接近、邻近或内嵌于和暴露于衬底10的两个表面(例如顶部表面和底面)处的一或多个导电衬垫。衬底10可包含在衬底10的两个表面上的阻焊剂(或焊接掩模)以完全暴露或暴露导电衬垫的至少一部分以用于电连接。
电路层11安置在衬底10上且电安置到衬底10。在一些实施例中，电路层11通过粘着剂层(图1中未展示)附接到衬底10，其中一或多个导电元件穿过粘着剂以将电路层11与衬底10电连接。在其它实施例中，电路层11利用例如倒装芯片接合技术通过电触点(例如焊球)连接到衬底10。底部填充物可安置在电路层11与衬底10之间以保护电触点。
电路层11经配置以提供电子组件12a与12b之间的电连接或电子组件12a、12b与衬底10之间的电连接。在一些实施例中，电路层11可为电子组件12a和12b提供扇出连接。电路层11包含互连层(例如重布层RDL)11r1、11r2、11r3、11r4以及电介质层11d1、11d2、11d3、11d4。互连层11r1、11r2、11r3、11r4中的每一者的一部分由对应的电介质层11d1、11d2、11d3或11d4覆盖或包封，而互连层11r1、11r2、11r3、11r4中的每一者的另一部分从对应的电介质层11d1、11d2、11d3或11d4露出以提供电连接。在一些实施例中，取决于不同设计规范，电路层11可包含任何数目的互连层和电介质层。电路层11的互连层11r1、11r2、11r3、11r4的间距低于衬底10的迹线10r或通孔10v的间距。举例来说，电路层11可提供细间距连接。举例来说，电路层11具有高密度互连结构，且衬底10具有低密度互连结构。
在一些实施例中，电介质层11d1、11d2、11d3、11d4可包含有机材料、焊接掩模、聚酰亚胺(PI)、环氧树脂、味之素堆积膜(ABF)、一或多种封装材料、一或多种预浸复合纤维(例如，预浸纤维)、硼磷硅玻璃(BPSG)、氧化硅、氮化硅、氮氧化硅、未掺杂硅酸盐玻璃(USG)、其任何组合等。封装材料的实例可包含但不限于环氧树脂，所述环氧树脂包含分散在其中的填料。预浸纤维的实例可包含但不限于通过堆叠或层压一或多层预浸材料或薄片形成的多层结构。在一些实施例中，电介质层11d1、11d2、11d3、11d4可包含无机材料，例如硅、陶瓷等。互连层11r1、11r2、11r3、11r4可包含例如金(Au)、银(Ag)、铜(Cu)、镍(Ni)、钯(Pd)、另一金属、焊料合金，或其两者或多者的组合。
在一些实施例中，互连层11r1、11r2、11r3、11r4可具有相同的厚度。在一些实施例中，互连层11r1、11r2、11r3、11r4可具有不同厚度。在一些实施例中，互连层11r1、11r2、11r3、11r4中的一些可包含相同的厚度，而其余的可具有不同厚度。举例来说，如图1中所展示，互连层11r1、11r2和11r4具有相同的厚度，且互连层11r3具有与互连层11r1、11r2和11r4的厚度不同的厚度。在一些实施例中，互连层11r1、11r2和11r4的厚度处于从约1μm到约5μm的范围中。在一些实施例中，互连层11r3的厚度处于从约8μm到约15μm的范围中。
在一些实施例中，相对较薄互连层(例如互连层11r1、11r2和11r4)可经配置以利用相对较低数据速率传输信号或数据(例如不会显著地受传输线的阻抗影响的功率、接地、命令或其它信号(基带信号))。在一些实施例中，相对较厚互连层(例如互连层11r3)可经配置以利用相对较高数据速率传输信号或数据(例如来自串行器/串并转换器(串行并行器)的信号或数据，或任何其它高速数据/信号(例如会显著地受传输线的阻抗影响的信号))。在一些实施例中，相对较厚互连层(例如互连层11r3)可与电子组件12a和/或12b直接连接。替代地，相对较厚互连层(例如互连层11r3)可通过相对较薄互连层(例如互连层11r1、11r2和11r4)连接到电子组件12a和/或12b。
在一些实施例中，相对较厚互连层(例如互连层11r3)可具有利用相对较高数据速率传输信号或数据的第一部分(例如图1中的互连层11r3的左部分)以及接地或充当防止电路层11翘曲或弯曲的假层的第二部分(例如图1中的互连层11r3的右部分)。在一些实施例中，互连层11r3包含经配置以利用相对较高数据速率传输信号或数据的电路。在一些实施例中，通过互连层11r3的第一部分传输的信号可通过衬底10的通孔10v和迹线10r传输到外部装置。
在一些实施例中，电介质层11d1、11d2、11d3和11d4可具有相同的厚度。在一些实施例中，电介质层11d1、11d2、11d3和11d4可具有不同厚度。在一些实施例中，电介质层11d1、11d2、11d3和11d4中的一些可包含相同的厚度，而其余的可具有不同厚度。举例来说，如图1中所展示，电介质层11d1、11d2和11d3具有相同的厚度，且电介质层11d4具有与电介质层11d1、11d2和11d3的厚度不同的厚度。在一些实施例中，电介质层11d1、11d2和11d3的厚度处于从约6μm到约15μm的范围中。在一些实施例中，电介质层11d4的厚度处于从约20μm到约30μm的范围中。
电子组件12a和12b安置在电路层11上，且电连接到电路层10(例如到电路层10的互连层11r1、11r2、11r3和11r4)。电子组件12a和12b可包含例如包含半导体衬底的芯片或裸片。电子组件12a和12b可包含一或多个集成电路装置和一或多个上覆互连结构。集成电路装置可包含例如晶体管等有源装置和/或例如电阻器、电容器、电感器等无源装置，或其组合。在一些实施例中，取决于设计规范，可存在任何数目的电子组件。
封装体13安置在电路层11上以覆盖或包封电子组件12a和12b。封装体13可包含例如封装材料、PI、环氧基材料、酚化合物或材料、其中分散有硅酮的材料，或其组合。
电触点14安置在衬底10的背对电路层11的表面上，且可提供半导体装置封装1与外部组件(例如外部电路或电路板)之间的电连接。电触点14(例如焊球)可包含可控塌陷芯片连接(C4)凸块、球栅阵列(BGA)或焊盘网格阵列(LGA)。在一些实施例中，取决于设计规范，可存在任何数目的电触点14。
在一些实施例中，可省略图1中的电路层11，且由衬底10提供电子组件12a和12b的扇出连接。然而，归因于衬底10的工艺限制，与电路层11相比，衬底10的厚度大很多。因此，如果仅由衬底10实现电子组件12a和12b的扇出连接，那么半导体装置封装1的总厚度相对较厚，这将妨碍半导体装置封装1的小型化。
在一些实施例中，图1中的电路层11的互连层11r1、11r2、11r3和11r4可包含相同的厚度(例如3μm到约5μm)。然而，厚度相对较薄的此类互连层可能会造成较高传导损耗(例如插入损耗)，这可导致信号失真且产生可靠性问题。
根据图1中所展示的实施例，电路层11的互连层包含不同厚度，且由相对较厚互连层(例如互连层11r3)传输高速信号或数据，这可减小或减轻插入损耗且提高半导体装置封装1的性能。另外，出于不同目的而实施具有各种厚度的互连层和电介质层的电路层10可增大设计半导体装置封装1的灵活性。
图2说明根据本公开的一些实施例的如图1中所展示的半导体装置封装1的一部分的横截面图。举例来说，图2说明如图1中所展示的半导体装置封装1的电路层11的一部分的横截面图。举例来说，图2是展示如图1中所展示的半导体装置封装1的电路层11的相对较厚互连层(例如互连层11r3)的一部分的放大视图的横截面图。
互连层11r3安置在电介质层11d3上且由电介质层11d4覆盖。在一些实施例中，电路层11包含接地层11g1、11g2和11g3。接地层11g1安置在电介质层11d4的背对电介质层11d3的表面上。接地层11g3安置在电介质层11d3的背对电介质层11d4的表面上。接地层11g2安置在电介质层11d3的面向电介质层11d3的表面上。接地层11g2邻近于互连层11r3而安置，且与互连层11r3间隔开。接地层11g1、11g2和11g3用于为互连层11r3提供电磁干扰(EMI)保护，例如阻挡来自另一导电电路或通道的串扰，且反之亦然。
在一些实施例中，互连层11r3的厚度D21处于从约10μm到约15μm的范围中。在一些实施例中，接地层11g2具有与互连层11r3的厚度D21相同的厚度。在一些实施例中，电介质层11d3的厚度D22处于从约10μm到约15μm的范围中。在一些实施例中，电介质层11d4的厚度D23处于从约20μm到约30μm的范围中。
图3说明根据本公开的一些实施例的展示具有不同布置的半导体装置封装的插入损耗与频率的模拟结果。图3中的x轴表示操作频率(GHz)，且图3中的y轴表示插入损耗(-dB)。线L31(图3中的最低线)展示类似于图1中的半导体装置封装1的半导体装置封装(不同之处在于省去了衬底10)的模拟结果。线L32(图3中的最高线)展示类似于图1中的半导体装置封装1的半导体装置封装(不同之处在于省去了电路层11)的模拟结果。线L33～L37展示在相对较厚互连层(例如互连层11r3)的不同宽度和间距下的图1中的半导体装置封装1的模拟结果。举例来说，互连层11r3的宽度处于从约2μm到约28μm的范围中。举例来说，互连层11r3的间距(例如两个传输线中心点之间的距离)处于从约25μm到约80μm的范围中。
如图3中所展示，当以约12.5GHz到约28GHz的频率传输信号或数据时，半导体装置封装1的插入损耗处于从约-16dB到约-1.5dB的范围中。举例来说，当以约12.5GHz的频率传输信号或数据时，半导体装置封装1的插入损耗处于从约-4dB到约-1.5dB的范围中。举例来说，当以约14GHz的频率传输信号或数据时，半导体装置封装1的插入损耗处于从约-5dB到约-2dB的范围中。举例来说，当以约28GHz的频率传输信号或数据时，半导体装置封装1的插入损耗处于从约-7dB到约-3dB的范围中。
如上文所提及，归因于衬底10的工艺限制，与电路层11相比，衬底10的厚度大很多。因此，如果仅由衬底10实现电子组件12a和12b的扇出连接，那么将具有更好的插入损耗，但半导体装置封装1的总厚度相对更厚，这将妨碍半导体装置封装1的小型化。另一方面，如果省去衬底10且仅由具有相同厚度(例如3μm到5μm)的互连层的电路层11实现电子组件12a和12b的扇出连接，那么具有相对较薄厚度的此类互连层可能导致较高插入损耗，这可导致信号失真且产生可靠性问题。
根据图1到3中展示的实施例，电路层11的互连层包含不同厚度，且由相对较厚互连层(例如互连层11r3)传输高速信号或数据，这可减小或减轻插入损耗且提高半导体装置封装1的性能。另外，出于不同目的而实施具有各种厚度的互连层和电介质层的电路层10可增大设计半导体装置封装1的灵活性。
空间相对术语，例如“底下”、“下”、“低”、“上方”、“上”、“左”、“右”等等，在本文中为易于描述可用于描述如图中所说明的一个元件或特征与另一(多个)元件或特征的关系。除了图中所描绘的定向之外，所述空间相对术语旨在还涵盖装置在使用或操作时的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所用的空间相对描述词可同样相应地进行解释。应理解，当元件被称为“连接到”或“耦合到”另一元件时，所述元件可直接连接或耦合到所述另一元件，或可存在居间元件。
如本文所使用，术语“大约”、“基本上”、“基本”和“约”用以描述和说明小的变化。当与事件或情形结合使用时，所述术语可指其中事件或情形精确地发生的例子以及其中事件或情形极近似地发生的例子。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。在本文中，范围可表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位的两个表面，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面定位。当提及数值或特性为“基本上”相同时，所述术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述了本公开的若干实施例和细节方面的特征。本公开中所描述的实施例可易于用作设计或修改用于执行本文引入的实施例的相同或类似目的和/或实现相同或类似优势的其它过程和结构的基础。此类等同构造不脱离本公开的精神和范围，且可在不脱离本公开的精神和范围的情况下作出各种改变、取代和更改。

Claims (20)

1.一种半导体装置封装，其包括：
低密度衬底；以及
高密度衬底，其附接到所述低密度衬底，所述高密度衬底包括第一互连层以及安置在所述第一互连层上方的第二互连层，
其中所述第一互连层的厚度不同于所述第二互连层的厚度。
2.根据权利要求1所述的半导体装置封装，其中所述第一互连层的所述厚度是所述第二互连层的所述厚度的至少两倍大。
3.根据权利要求1所述的半导体装置封装，其中通过所述第一互连层传输的信号的数据速率高于通过所述第二互连层传输的信号的数据速率。
4.根据权利要求1所述的半导体装置封装，其进一步包括：
电子组件，其安置在所述高密度衬底上且电连接到所述高密度衬底；以及
封装体，其安置在所述高密度衬底上且覆盖所述电子组件。
5.根据权利要求1所述的半导体装置封装，其中所述高密度衬底进一步包括：
第一电介质层，所述第一互连层安置在所述第一电介质层上；以及
第二电介质层，所述第二互连层安置在所述第二电介质层上，所述第二所述第二电介质层覆盖所述第一互连层，
其中所述第二电介质层的厚度大于所述第一电介质层的厚度。
6.根据权利要求1所述的半导体装置封装，其中所述高密度衬底进一步包括邻近于所述第一互连层而安置的第一接地层、安置在所述第一互连层上方的第二接地层以及安置在所述第一互连层下的第三接地层。
7.根据权利要求6所述的半导体装置封装，其中所述第一接地层的厚度基本上等于所述第一互连层的所述厚度，且所述第二接地层或所述第三接地层的厚度基本上等于所述第二互连层的所述厚度。
8.根据权利要求1所述的半导体装置封装，其中所述高密度衬底通过粘着剂层附接到所述低密度衬底。
9.一种半导体装置封装，其包括：
低密度衬底；以及
高密度衬底，其附接到所述低密度衬底，所述高密度衬底包括：
第一电介质层；
第一互连层，其安置在所述第一电介质层上；
第二电介质层，其安置在所述第一电介质层上且覆盖所述第一互连层；以及
第二互连层，其安置在所述第二电介质层上，
其中所述第一电介质层的厚度不同于所述第二互连层的厚度。
10.根据权利要求9所述的半导体装置封装，其中所述第一互连层的厚度是所述第二互连层的厚度的至少两倍大。
11.根据权利要求10所述的半导体装置封装，其中通过所述第一互连层传输的信号的数据速率高于通过所述第二互连层传输的信号的数据速率。
12.根据权利要求10所述的半导体装置封装，其中所述高密度衬底进一步包括邻近于所述第一互连层而安置的第一接地层、安置在所述第一互连层上方的第二接地层以及安置在所述第一互连层下的第三接地层。
13.根据权利要求12所述的半导体装置封装，其中所述第一接地层的厚度基本上等于所述第一互连层的所述厚度，且所述第二接地层或所述第三接地层的厚度基本上等于所述第二互连层的所述厚度。
14.根据权利要求9所述的半导体装置封装，其进一步包括安置在所述高密度衬底上且电连接到所述高密度衬底的电子组件。
15.一种半导体装置封装，其包括：
低密度衬底；以及
高密度衬底，其通过粘着剂层附接到所述低密度衬底，所述高密度衬底包括：
第一电介质层；
第一互连层，其安置在所述第一电介质层上；
第二电介质层，其安置在所述第一电介质层上且覆盖所述第一互连层；以及
第二互连层，其安置在所述第二电介质层上，
其中当以从约12.5GHz到约28GHz的频率操作时，所述半导体装置封装的插入损耗处于从约-16dB到约-1.5dB的范围中。
16.根据权利要求15所述的半导体装置封装，其中当以约12.5GHz的频率操作时，所述半导体装置封装的所述插入损耗处于从约-4dB到约-1.5dB的范围中。
17.根据权利要求15所述的半导体装置封装，其中当以约14GHz的频率操作时，所述半导体装置封装的所述插入损耗处于从约-5dB到约-2dB的范围中。
18.根据权利要求15所述的半导体装置封装，其中当以约28GHz的频率操作时，所述半导体装置封装的所述插入损耗处于从约-7dB到约-3dB的范围中。
19.根据权利要求15所述的半导体装置封装，其中第一互连层包含经配置以利用较高数据速率传输数据且考虑了阻抗影响的电路。
20.根据权利要求19所述的半导体装置封装，其中所述低密度衬底包含连接到所述第一互连层的所述电路的导电通孔。
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