CN112883437A - 一种防止安全芯片卡死的串行数据通信方法和密码卡 - Google Patents

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Abstract

本发明提供了一种防止安全芯片卡死的串行数据通信方法和密码卡，所述密码卡至少包括FPGA芯片和安全芯片，所述方法包括：安全芯片与FPGA芯片之间采用安全芯片主动模式进行串行数据通信，安全芯片提供所述串行数据通信中的同步时钟。该方法提供了一种稳定可靠、简单易用的芯片间数据通信方式，提高了密码卡的稳定性。

Description

一种防止安全芯片卡死的串行数据通信方法和密码卡
技术领域
本发明涉及网络安全技术领域，尤其涉及一种防止安全芯片卡死的密码卡串行数据通信方法和密码卡。
背景技术
在网络安全领域密码卡是一个关键部件，它负责对机密数据按照特定的算法进行加密或者解密。密码卡一般由FPGA处理器芯片和安全芯片为主要部件构成，FPGA负责主机通信，安全芯片实现密码算法，二者之间一般通过SPI接口通信。通信时，主处理器工作在SPI主机模式，安全芯片工作在SPI（串行外设接口，Serial Peripheral Interface）从机模式。从机在接收数据包的同时还要对已收到的数据进行分析处理，误码和步调失调往往使从机陷入错误的等待状态，导致整个密码卡数据处理流程被卡死，进而出现整机故障。
安全芯片的工作流程受SPI接口的串行时钟信号和数据信号的控制，在外部出现错误输入和内部处理响应跟不上时极易跑飞，并且难以自恢复。因此，采用更加可靠的数据通信方式对提高密码卡工作的稳定性有较大帮助。
发明内容
本发明的目的在于提供一种防止安全芯片卡死的密码卡串行数据通信方法和密码卡，以解决现有技术中安全芯片以SPI从机模式工作，被动接收FPGA发送的数据，一旦出现误码或者步调失调，安全芯片就会陷入错误的等待状态，从而导致整个密码卡数据处理流程被卡死的问题。
本发明为解决上述技术问题采用的技术方案为：
第一方面，提供一种防止安全芯片卡死的串行数据通信方法，方法在密码卡上执行，密码卡包括FPGA芯片和安全芯片，所述方法包括：FPGA芯片向安全芯片发送数据传输请求；
安全芯片在接收到所述数据传输请求后，从FPGA芯片读取数据包，读取完成后向FPGA芯片发送读取完成信号；
安全芯片对读取到的数据包进行解析，根据数据包要求完成加解密运算，向FPGA芯片发送写入请求信号，然后将运算结果数据写入FPGA芯片，写入完成后向FPGA芯片发送写入完成信号。
进一步地，所述安全芯片与FPGA芯片之间使用数据线进行数据通信，所述数据线的芯片采用双向输入输出引脚。
进一步地，所述安全芯片提供同步时钟信号，所述从FPGA芯片读取数据包，包括：FPGA芯片在同步时钟信号的下降沿向所述数据线传输数据，安全芯片在同步时钟信号的上升沿从所述数据线接收数据。
进一步地，所述从FPGA芯片读取数据包，包括：首先读取数据包的前8个字节，通过所述前8个字节获得数据包的实际长度，再根据数据包的实际长度重新读取整个数据包。
进一步地，所述一种防止安全芯片卡死的串行数据通信方法，还包括：FPGA芯片在接收到安全芯片发送的读取完成信号后，释放其缓冲区资源。。
进一步地，所述一种防止安全芯片卡死的串行数据通信方法，还包括：FPGA芯片在接收到安全芯片发送的写入完成信号后，将所述运算结果数据发送到上位机，并释放其缓冲区资源。
第二方面，提供了一种密码卡，包括：
FPGA芯片，其配置为向安全芯片发出传输请求信号，接收安全芯片发送的读取完成信号、写入请求信号和写入完成信号；
安全芯片，其配置为在接收到FPGA芯片发送的所述数据传输请求后，从FPGA芯片读取数据包，读取完成后向FPGA芯片发送读取完成信号；对读取到的数据包进行解析，根据数据包要求完成加解密运算；向FPGA芯片发送写入请求信号，然后将运算结果数据写入FPGA芯片，写入完成后向FPGA芯片发送写入完成信号。
进一步的，所述安全芯片与FPGA芯片之间使用数据线进行数据通信，所述数据线的芯片采用双向输入输出引脚。
进一步的，所述安全芯片还配置为提供同步时钟信号，所述FPGA芯片在同步时钟信号的下降沿向所述数据线传输数据，所述安全芯片在同步时钟信号的上升沿从所述数据线接收数据。
进一步的，所述FPGA芯片还配置为在接收到安全芯片发送的读取完成信号后，释放其缓冲区资源。
进一步的，所述FPGA芯片还配置为在接收到安全芯片发送的写入完成信号后，将所述运算结果数据发送到上位机，并释放其缓冲区资源。
本发明还提供一种计算机可读存储介质，其上存储有计算机程序，当所述计算机程序在计算机中执行时，令计算机执行第一方面所述的方法。
相比于现有技术，本发明的有益效果在于：本发明将安全芯片由从机模式改为主机模式，安全芯片处于主动地位，主动从FPGA芯片读取数据，这样安全芯片不会因为出现误码或者步调失调而陷入错误的等待状态，从而避免了安全芯片被卡死，实现了一种稳定可靠、简单易用的芯片间数据通信方式，提高了密码卡的稳定性。安全芯片作为数据通信中的主动方，不仅有利于降低逻辑出错率，数据处理流程也可以得到较大的简化，从而节省了硬件资源。
附图说明
图1为本发明实施例提供的一种防止安全芯片卡死的串行数据通信方法的流程图；
图2为本发明实施例提供的一种防止安全芯片卡死的串行数据通信方法中安全芯片和FPGA芯片交互示意图。
具体实施方式
下面结合具体实施例对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
如前所述，现有的密码卡串行通讯技术中，存在误码和步调失调往往使从机陷入错误的等待状态，导致整个密码卡数据处理流程被卡死的问题。本发明提供的串行数据通信方法能够解决密码卡中FPGA处理器与安全芯片之间数据通信方式的不足之处，规避SPI从模式的不足之处，实现一种稳定可靠、简单易用的芯片间数据通信方式，从而提高密码卡的稳定性。
图1示出了本发明一个实施例提供的一种防止安全芯片卡死的串行数据通信方法的流程图。如图1所示，该方法的过程至少包括如下步骤：
步骤11，FPGA芯片向安全芯片发送数据传输请求信号；
步骤12，安全芯片在接收到所述数据传输请求后，从FPGA芯片读取数据包，读取完成后向FPGA芯片发送读取完成信号；
步骤13，安全芯片对读取到的数据包进行解析，根据数据包要求完成加解密运算；向FPGA芯片发送写入请求信号，然后将运算结果数据写入FPGA芯片，写入完成后向FPGA芯片发送写入完成信号。
在一个实施例中，FPGA芯片从上位机接受下发的命令报文后，向安全芯片发出传输请求信号。
在一个实施例中，安全芯片和FPGA芯片之间使用一根数据线进行串行数据通信，并根据两者之间的握手信号切换输入方向。
在一个实施例中，在安全芯片和FPGA芯片串行数据通信中，安全芯片提供同步时钟信号，安全芯片内部执行程序以半个同步时钟周期为单位循环执行，串行总线上的信号变化处于同步时钟的上升沿或者下降沿。
在一个实施例中，FPGA芯片在同步时钟信号的下降沿向数据线传输数据，安全芯片在同步时钟信号的上升沿从数据线接收数据，以此实现安全芯片从FPGA芯片读取数据包。
在一个实施例中，在安全芯片和FPGA芯片串行数据通信中，使用不同的脉冲宽度来表示不同的信令。
在一个实施例中，安全芯片和FPGA之间使用握手信号来协调双方通信步调，一个方向需要多个信令时，使用不同的脉宽来表示不同的信令。
在一个具体的实施例中，使用安全芯片从FPGA芯片读取数据包，可以首先读取数据包的前8个字节，通过所述前8个字节获得数据包的实际长度，再根据数据包的实际长度重新读取整个数据包。
在一个具体的实施例中，FPGA芯片在接收到安全芯片发送的读取完成信号后，释放其缓冲区资源。
在一个具体的实施例中，FPGA芯片在接收到安全芯片发送的写入完成信号后，将所述运算结果数据发送到上位机，并释放其缓冲区资源。
下面通过一种具体的实施方式，阐述本发明所述的方法。
根据该实施方式，将通信同步时钟由原先的FPGA芯片提供改为由安全芯片提供，收发共用一根数据线，设置两个握手信号，用于控制一次通信的启停及方向。
在简单低速的串行通信中，同步时钟指挥着发送端数据移出和接收端数据采样的时间点，非常重要。本发明中的同步时钟由安全芯片来提供，速率在200KHz~2MHz之间为宜。可以通过程序控制GPIO引脚（General Purpose I/O Ports，通用输入/输出端口）来生成同步时钟，时钟周期的小幅变动并不影响实际通信效果。传输一个字节使用8个时钟周期，在下降沿到来之后，发送端将一位数据移出到数据线上；上升沿到来之后，接收端对数据线采样，将一位数据锁存到内部寄存器中。在空闲期间，时钟信号保持高电平不变。
具体的，当安全芯片从FPGA芯片读取数据包时，在同步时钟的下降沿到来之后，FPGA芯片将一位数据移出到数据线上；上升沿到来之后，安全芯片对数据线采样，将一位数据锁存到其内部寄存器中。
FPGA芯片和安全芯片通信时不需要收发同时进行，收发可以共用一根信号线，这样能够节省减少连线数量。作为数据线使用的芯片采用双向输入输出引脚，具备双向输入输出的能力，并且能够通过程序控制其输入输出方向。
握手信号用于控制一个数据包的传输启停，包含三个信号，分别为从机请求（数据传输请求）、主机请求（写入请求信号）和主机完成（写入完成信号）。从机请求信号指示FPGA芯片已经从上位机收到一个命令报文，请求安全芯片将此报文读出，该信号由FPGA芯片驱动。主机请求信号指示安全芯片即将把处理结果写入到FPGA芯片中，请对方做好准备。主机完成信号指示本次数据包通信已经完成，FPGA芯片可以释放缓冲区资源或者把结果数据包发送到上位机。主机请求信号和主机完成信号均由主机（安全芯片）驱动，可以共用一个芯片引脚，通过脉冲宽度来区别。当从机（FPGA芯片）检测到信号电平由低变高后，在１毫秒内，检测到宽度小于200微秒的脉冲后，判定此次信号表示主机请求信号，检测到宽度大于200毫秒的脉冲后，判定此次信号表示主机完成信号。握手信号空闲期间保持低电平。每次传输的数据包最多包含2048字节，FPGA内部应具备2048字节的缓冲区，在缓冲区和接口引脚之间应设置串并转换和握手控制逻辑。上位机下发的命令报文完全写入缓冲区后才能够启动与安全芯片之间的传输，处理结果完全写入缓冲区之后才能够启动数据包向上回送。
每个数据包的长短不同，在收到FPGA芯片的数据传输请求之后，安全芯片可以先读入包含长度字段的前8个字节，经过分析计算出整个数据包长度后再重新读取完整的数据包。
可见，在该实施方式的通信方式下，安全芯片处于主动地位，不会因为误码或者步调失调而陷入错误的等待状态，避免了安全芯片被卡死。安全芯片作为数据通信中的主动方，数据处理流程可以得到较大的简化，这也有利于降低逻辑出错率，节省硬件资源。
下面进一步阐述一个更具体的实施例。
该实施例中，本说明书所述的防止安全芯片卡死的串行数据通信方法在一款商用密码卡上的具体实现方式如下文所述。该密码卡使用一款FPGA芯片作为主处理器，型号为XC7A100T，对上通过PCIE接口与主机交换数据。使用安全芯片SSX1616来执行多种商用密码运算及密钥管理。两者之间连线及信号定义如下：
名称 功能描述 方向
CLK 时钟 安全芯片输出
DAT 数据 双向
REQ FPGA请求启动传输 FPGA芯片输出
DONE 安全芯片完成传输及请求启动传输 安全芯片输出
安全芯片的软件程序的伪代码如下：
main() {
……
while（1）{
Delay(); //延时1/2个同步时钟周期
GenClk(); //产生时钟的上升沿和下降沿
OutDat(); //将串行数据输出到数据线上
InDat(); //采样数据线获得输入数据
ProcessCmd(); //处理命令报文
ShakeHand(); //协调时序，控制握手信号
}
}首先确定数据同步时钟的周期，每半个周期while循环执行一遍，循环内每个功能函数都有被执行的机会。还需要定义一些变量来在各个功能函数之间传递信息，协调时序。
在FPGA芯片内部使用BlockRAM资源构建一个2048字节的缓冲区，如图2所示，用于存放来自于上位机的命令包和安全芯片对数据包的处理结果。命令包完全到达缓冲区后，FPGA向安全芯片发出数据传输请求信号，高电平有效，脉冲宽度需要保持3~8个串行时钟周期。安全芯片完成读命令包传输后，发出读取完成信号，高电平有效。待完成加解密运算后，向FPGA发出写入请求信号，随后将结果数据写入FPGA。完成传输后，再次发出写入完成信号，FPGA将结果发送到上位机。由此可知，本发明仅使用4根连线即可完成双方的通信连接，相比较SPI方式没有增加连线。
根据本发明另一方面的实施例，提供了一种密码卡，包括：FPGA芯片和安全芯片，
FPGA芯片，配置为向安全芯片发出传输请求信号，接收安全芯片发送的读取完成信号、写入请求信号和写入完成信号；
安全芯片，配置为在接收到FPGA芯片发送的所述数据传输请求后，从FPGA芯片读取数据包，读取完成后向FPGA芯片发送读取完成信号；对读取到的数据包进行解析，根据数据包要求完成加解密运算；向FPGA芯片发送写入请求信号，然后将运算结果数据写入FPGA芯片，写入完成后向FPGA芯片发送写入完成信号。
进一步的，安全芯片与FPGA芯片之间使用一根数据线进行数据通信，所述数据线的芯片采用双向输入输出引脚。
进一步的，安全芯片还配置为提供同步时钟信号，所述FPGA芯片在同步时钟信号的下降沿向所述数据线传输数据，所述安全芯片在同步时钟信号的上升沿从所述数据线接收数据。
在优选实施例中，FPGA芯片还配置为在接收到安全芯片发送的读取完成信号后，释放其缓冲区资源。
在优选实施例中，FPGA芯片还配置为在接收到安全芯片发送的写入完成信号后，将所述运算结果数据发送到上位机，并释放其缓冲区资源。
根据另一方面的实施例，本发明还提供一种计算机可读存储介质，其上存储有计算机程序，当所述计算机程序在计算机中执行时，令计算机执行前述一种防止安全芯片卡死的串行数据通信方法。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种防止安全芯片卡死的串行数据通信方法，方法在密码卡上执行，密码卡包括FPGA芯片和安全芯片，其特征在于，所述方法包括：
FPGA芯片向安全芯片发送数据传输请求；
安全芯片在接收到所述数据传输请求后，从FPGA芯片读取数据包，读取完成后向FPGA芯片发送读取完成信号；
安全芯片对读取到的数据包进行解析，根据数据包要求完成加解密运算，向FPGA芯片发送写入请求信号，然后将运算结果数据写入FPGA芯片，写入完成后向FPGA芯片发送写入完成信号。
2.根据权利要求1所述的方法，其特征在于，所述安全芯片与FPGA芯片之间使用数据线进行数据通信，所述数据线的芯片采用双向输入输出引脚。
3.根据权利要求2所述的方法，其特征在于，所述安全芯片提供同步时钟信号，所述从FPGA芯片读取数据包，包括：
FPGA芯片在同步时钟信号的下降沿向所述数据线传输数据，安全芯片在同步时钟信号的上升沿从所述数据线接收数据。
4.根据权利要求1所述的方法，其特征在于，所述从FPGA芯片读取数据包，包括：首先读取数据包的前8个字节，通过所述前8个字节获得数据包的实际长度，再根据数据包的实际长度重新读取整个数据包。
5.根据权利要求1所述的方法，其特征在于，还包括：FPGA芯片在接收到安全芯片发送的读取完成信号后，释放其缓冲区资源。
6.根据权利要求1所述的方法，其特征在于，还包括：FPGA芯片在接收到安全芯片发送的写入完成信号后，将所述运算结果数据发送到上位机，并释放其缓冲区资源。
7.一种密码卡，其特征在于，包括：
FPGA芯片，其配置为向安全芯片发出传输请求信号，接收安全芯片发送的读取完成信号、写入请求信号和写入完成信号；
安全芯片，其配置为在接收到FPGA芯片发送的所述数据传输请求后，从FPGA芯片读取数据包，读取完成后向FPGA芯片发送读取完成信号；对读取到的数据包进行解析，根据数据包要求完成加解密运算；向FPGA芯片发送写入请求信号，然后将运算结果数据写入FPGA芯片，写入完成后向FPGA芯片发送写入完成信号。
8.根据权利要求7所述的密码卡，其特征在于，所述安全芯片与FPGA芯片之间使用数据线进行数据通信，所述数据线的芯片采用双向输入输出引脚。
9.根据权利要求8所述的密码卡，其特征在于，所述安全芯片还配置为提供同步时钟信号，所述FPGA芯片在同步时钟信号的下降沿向所述数据线传输数据，所述安全芯片在同步时钟信号的上升沿从所述数据线接收数据。
10.根据权利要求7所述的密码卡，其特征在于，所述FPGA芯片还配置为在接收到安全芯片发送的写入完成信号后，将所述运算结果数据发送到上位机，并释放其缓冲区资源。
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