CN112865873B - 中频信号处理机及中频信号处理系统 - Google Patents

Abstract

本发明公开了中频信号处理机及中频信号处理系统，位于机箱内底面且互相独立的站点主控模块和站点信号处理模块、站点电源模块，站点主控模块和站点信号处理模块之间采用桥接器件进行数据传输连接；机箱的前面板设置有进风口A、进风口B，机箱的后面板设置有吸风风机组A、吸风风机组B；站点电源模块、站点主控模块布置在进风口A至吸风风机组A的路径A，站点信号处理模块布置在进风口B至吸风风机组B的路径B，站点主控模块与机箱侧壁之间、站点主控模块与站点信号处理模块之间、站点信号处理模块与机箱侧壁之间均设置有档风板；站点主控散热冷板、站点信号处理散热冷板、站点电源散热冷板上设置沿机箱长度方向延展的过风槽。

Description

中频信号处理机及中频信号处理系统

技术领域

本发明涉及中频信号处理领域，主要涉及中频信号处理机及中频信号处理系统。

背景技术

中频信号是信号处理领域常见的被处理信号，常见的对其处理的装置采用的是AD处理电路对其采样，将中频信号转换为数字量信号，然后经FPGA的信号处理电路和主控电路数字算法处理后，再通过网络接口发送数字信号。

在现有技术中，如图1所示，常常将AD处理电路、FPGA的信号处理电路、主控电路集成在一个PCB板卡中。这种设计一般存在以下技术问题。

1、这种设计致使该PCB板卡面积过大，且其中的主处理芯片在PCB板中的位置比较随意；当这种设备放置到车载环境中，其振动环境较为复杂，因此，容易导致其PCB板卡受力不均而出现损坏。

2、这种设备一般仅由主控电路的主处理芯片提供一个对外输出接口。在该现有技术中，其FPGA部分将AD处理后的信号经过算法处理后输出给主控CPU，其中由主控CPU提供一个对外接口输出。这样的设计在车载复杂环境下，一旦主控CPU工作故障，则会导致指挥中心无法获得数据，其战备安全性较差。

3、现有的这种设备一般采用的是单个FPGA运行，导致整个数据传输效率低下，传输带宽不够支撑大容量数据传输。

4、现有的一体化板卡的器件功耗没有经过优化，器件的布局没有合理设置，导致其板面功耗不均，发热不均，因此，其需要配套复杂形状的散热冷板，导致加工成本非常高，且整版散热难以在机箱内完成。

发明内容

本发明目的提供中频信号处理机，该处理机设置成独立的站点FPGA板卡部分、AD板卡、主控板卡，且对外形成双发机制，其中站点FPGA板卡可以提供万兆网光口对外传输数据、主控板卡提供万兆网光口对外传输数据；同时在指挥中心增设指挥主控模块用于与站点FPGA板卡组成一个冗余通道；从而整个系统形成双发数据系统，其中该冗余系统将站点信号处理模块与指挥主控模块组成一个冗余通信链路，形成了不同节点互联的冗余系统；从而达到提高安全性；同时其采用独立拆分的站点FPGA板卡和主控板卡，导致由传统的一个板卡变为2个板卡，缩小单个板卡的面积，从而提升其车载的适应性。同时，将其放置到1U机箱内，对板卡供电功耗做出优化、对其模块位置做出线列式布局，采用吸风冷却风机内部，隔离模块之间的巷道，使得内部形成2个独立风道，因此2个主要模块互相不形成热力干扰，整体发热量均匀，降温效果明显。

本发明通过下述技术方案实现：

中频信号处理机，中频信号处理机应用于接收站点，中频信号处理机具备2个万兆网光口用于中频数字量数据输出从而形成双发信号处理机，

双发信号处理机包括1U的机箱、位于机箱内底面且互相独立的站点主控模块和站点信号处理模块、站点电源模块，站点主控模块和站点信号处理模块之间采用桥接器件进行数据传输连接；

站点主控模块包括：站点主控散热冷板、站点主控底座、位于站点主控散热冷板、站点主控底座之间的站点主控板，

站点信号处理模块包括：站点信号处理散热冷板、站点信号处理底座，位于站点信号处理散热冷板、站点信号处理底座之间进行数据传输连接的站点FPGA板卡和站点FMC板卡；站点主控板、站点FPGA板卡之间采用桥接器件连接；

站点主控板通过1个万兆网光口用于中频数字量数据输出，站点FPGA板卡通过1个万兆网光口用于中频数字量数据输出；

站点电源模块表面设置有站点电源散热冷板，站点电源模块用于提供12V电源给站点主控板、站点FPGA板卡、站点FMC板卡，

机箱的前面板设置有进风口A、进风口B，机箱的后面板设置有吸风风机组A、吸风风机组B；站点电源模块、站点主控模块布置在进风口A至吸风风机组A的路径A，站点信号处理模块布置在进风口B至吸风风机组B的路径B，该路径A、路径B互相平行并沿机箱长度方向延展；站点主控模块与机箱侧壁之间、站点主控模块与站点信号处理模块之间、站点信号处理模块与机箱侧壁之间均设置有档风板；站点主控散热冷板、站点信号处理散热冷板、站点电源散热冷板上设置有多个沿机箱长度方向延展的过风槽。

进一步的，站点FPGA板卡包括FMC接口座、FPGA1、FPGA2、FPGA3、高速接口K1、低速接口K1、至指挥主控模块的万兆网光口；FPGA1、FPGA2之间片间互联，FPGA3同时与FPGA1、FPGA2进行片间互联；FPGA1、FPGA2、FPGA3均各自独立挂载有2组DDR3；

FPGA1、FPGA2、FPGA3在站点FPGA板卡中呈沿机箱长度方向依次布置；

站点FPGA板卡的高速接口K1包括：SRIO接口K1、千兆网口K1；

SRIO接口K1互联于FPGA1、FPGA2，SRIO接口K1：用于作为引出中频数字量数据的传输通道；

千兆网口K1互联于FPGA3，千兆网口K1：用于作为复位、自检、状态指示及上报数据的传输通道；

站点FPGA板卡的低速接口K1互联于FPGA1、FPGA2、FPGA3，低速接口K1：用于作为管理控制命令的传输通道；

至指挥主控模块的万兆网光口：用于作为从FPGA1的引出中频数字量数据的传输通道；

站点主控板包括：主控芯片、CPLD、高速接口K2、低速接口K2、至指挥数据平台的万兆网光口、上位机千兆网口，主控芯片与CPLD片间互联主控芯片独立挂载有2组DDR3，CPLD挂载有存储器；

站点主控板的高速接口K2包括：SRIO接口K2、千兆网口K2；

SRIO接口K2互联于主控芯片，SRIO接口K2：用于作为引入中频数字量数据的传输通道；

千兆网口K2互联于主控芯片，千兆网口K2：用于作为复位、自检、状态指示及上报数据的传输通道；

主控板卡的低速接口K2互联于主控芯片、CPLD，低速接口K2：用于作为管理控制命令的传输通道；

至指挥数据平台的万兆网光口：用于作为从主控芯片引出中频数字量数据的传输通道；

上位机千兆网口互联于主控芯片，上位机千兆网口：用于作为复位、自检、状态指示及上报数据的传输通道；

高速接口K1、高速接口K2采用桥接器件连接；

站点FMC板卡：用于将中频模拟量信号进行AD转换为中频数字量数据；

FMC接口座：用于将站点FMC板卡获得的中频数字量数据桥接引入站点FPGA板卡的FPGA1中；

FPGA1：用于将中频数字量数据进行位宽调整和速率匹配的预处理，同时将预处理后的数据先送入挂载于FPGA1的第1组DDR3进行缓存，待缓存满后、再将预处理后的数据送入挂载于FPGA1的第2组DDR3进行缓存、同时对挂载于FPGA1的第1组DDR3进行数据读出；

FPGA1：用于对读出的数据、在FPGA1中做正确性校验，再通过FPGA1与FPGA2之间的数据传输通道将读出的数据传输至FPGA2；

FPGA2：用于将FPGA1送入的数据先送入挂载于FPGA2的第1组DDR3进行缓存，待缓存满后，再将FPGA1送入的数据送入挂载于FPGA2的第2组DDR3进行缓存、同时对挂载于FPGA2的第1组DDR3进行数据读出；

FPGA2：用于对读出的数据、在FPGA2中进行正确性校验，再做2倍抽取后、将读出的数据依次通过SRIO接口K1、桥接器件、SRIO接口K2传递给站点主控板中的主控芯片，主控芯片将数据发送给至指挥数据平台的万兆网光口；

FPGA2：用于对读出的数据送回FPGA1，在FPGA1中做数据正确性验证、再通过FPGA1发送给至指挥主控模块的万兆网光口。

本发明的设计原理为：

为了解决其车载的震动适应性，其接收站点双发信号处理机中，将传统的一个含有主控功能和FPGA的信号处理功能的PCB板卡拆分为独立的站点主控模块和站点信号处理模块；即双发信号处理机中含有站点主控模块和站点信号处理模块2个PCB板卡；从而提升其抗震适应性。

为了解决其中主控部分出现故障或网络侵入导致无法传输数据的情况，本发明对站点信号处理模块进行了重构，使其能执行高速度传输的同时，还同时具备高速对外直接传输数据的功能。因此其采用万兆光通信与指挥主控模块链传输数据。因此，其形成了上述2个传输链路。这2个传输链路互为冗余同时在其中传输链路故障的情况下，还能具备一个高速传输通道。从而提高数据传输的安全性。其中，桥接器件为高速数据传输器件；其能保证在双发信号处理机内部，站点主控模块和站点信号处理模块之间高速传输数据。

为了实现双发高速传输数据的同时、能降低功耗、使得功耗点分布合理与设计的风道配合，避免复杂的散热冷板设计，本发明设置了3个FPGA组成站点FPGA板卡和1个T4240主控芯片组成站点主控板，3个FPGA中，通过上述数据处理控制逻辑，FPGA1执行对外万兆网光口的数据传输，FPGA2执行对站点主控板的数据传输；FPGA3对FPGA1、FPGA2执行控制；因此，FPGA1、FPGA2的功耗可以控制在35W，FPGA3的功耗控制在20W；为了实现各个器件位置点处的温度呈现均匀性，本发明采用了2个散热风道的设计，这2个散热风道与路径A、路径B一致，上述发热器件设置在上述2个路径上，其中站点电源模块和站点主控模块在1个路径上，站点信号处理模块独立的在另一个路径上；将它们的过风槽都顺上述路径设置后，外部的风分别从前面板的2个进风口进入，各自独立的沿上述路径吹送到后面板的2组风机，从风机处从机箱后面排出热风；经过该设计，以及上述器件在机箱的空间位置布局后。工作时，FPGA2的温度可以控制在72.5摄氏度、FPGA1的温度可以控制在74.8摄氏度，FPGA3的温度可以控制在78摄氏度，T4240的温度可以控制在77.2摄氏度；可以看出，相较于他们初始的工作温度在120-130摄氏度左右，这种布局有利的降低这些器件的温度呈现均匀特性。同时，基于上述风道和风机的出风排热后，其内部的每个模块的表面温度可以控制到45摄氏度以下。没有1个模块出现局部温度过高的情况。

优选的，为了降低站点信号处理模块处的风阻，使得进风口的风可以快速的流过站点信号处理模块，因此本发明的机箱内还设置有轻质导风台，轻质导风台设置在站点信号处理模块与进风口B之间；轻质导风台的高度沿进风口B至站点信号处理模块的方向逐级抬升形成切风坡，轻质导风台最高点与站点信号处理散热冷板的过风槽的槽底相齐平。经过轻质导风台的抬升，外部的冷风可以快速的被抬升到站点信号处理散热冷板上，增大站点信号处理散热冷板上的风的流速。

优选的，为了降低每个模块中没有必要的功耗：

站点主控模块功耗为56W，站点信号处理模块功耗为115W，站点电源模块功耗为40W，站点FPGA板卡功耗为107W，站点FMC板卡功耗为8W；

站点FPGA板卡中采用2片型号为LTM4630A开关电源芯片将12V电源转换为1.0V、最大电流25A的电源分别提供给FPGA1、FPGA2；站点FPGA板卡中采用1片型号为LTM4630A开关电源芯片将站点电源模块供应的12V电源转换为1.0V、最大电流10A的电源提供给FPGA3；

站点FMC板卡包括AD模数转换器、电源电路，电源电路包括：型号为LTM4622电源芯片、型号为TPS7A8300电源芯片，LTM4622电源芯片将站点电源模块供应的12V电源转成数字+4.5VD、2.5A和数字+1.8VD、2.5A，然后用TPS7A8300电源芯片将数字+4.5VD、2.5A转换出模拟+3.3VA、将数字+1.8VD、2.5A转换出模拟+1.8VA供给AD模数转换器。

其中，上述FPGA板卡和站点FMC板卡中采用上述2级降压的方式为板卡提供所需的电压，其可以避免压降过大造成的额外功耗；这样可以保障板卡整体功耗接近主处理器件的功耗，保证上述风道实际情况符合仿真设计。在设计时，这些额外功耗并未参与计算，因此，在设计电路构造时，应尽量避免额外功耗的产生。

优选的，站点FMC板卡包括对接于FMC接口座的FMC接口、AD模数转换器、信号差分调理电路、中频输入SMP接口、外时钟SMP接口、板载晶振、时钟芯片，中频模拟量信号从SMP接口引入、信号差分调理电路用于将中频模拟量信号由单端信号调理为差分信号，AD模数转换器用于将差分信号转为数字量数据提供给FMC接口；外时钟SMP接口和板载晶振给时钟芯片提供时钟信号输入，时钟芯片输出250MHz给AD模数转换器，AD模数转换器在250MHz下进行采样处理；当站点主控模块或外时钟SMP接口正常时，时钟芯片切换外时钟SMP接口的时钟信号输入进行工作，当站点主控模块或外时钟SMP接口异常时，时钟芯片切换板载晶振的时钟信号输入进行工作。

优选的，FPGA3通过SelectMAP接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过SelectMAP接口对FPGA1和FPGA2进行代码的加载；

FPGA3通过x4SRIO接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过x4SRIO接口对FPGA1和FPGA2进行进行数据和控制命令的交互；

FPGA1通过GTH接口采用Aurora协议x8lane与FPGA2连接，FPGA1用于通过Aurora协议x8lane向FPGA2高速传输中频数字量数据；FPGA1通过GTH接口采用Aurora协议x8lane与至指挥主控模块的万兆网光口连接，FPGA1用于通过Aurora协议x8lane向至指挥主控模块的万兆网光口高速传输中频数字量数据；

其中Aurora传输协议采用的流模式是以无结尾的帧方式进行；Aurora传输协议采用64b/66b的编码方式。

优选的，桥接器件8为长度小于100mm的EQDP-028-06.00-STR-STR-7-F链接器；其中，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K1、千兆网口K1连接，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K2、千兆网口K2连接。

优选的，当站点主控模块正常时，FPGA1与FPGA2连接的GTH接口的时钟为156.25MHz，当站点主控模块异常时，FPGA1与FPGA2连接的GTH接口的时钟为125MHz。

优选的，为了实现站点信号处理模块具备高速直接对外传输数据的功能，本发明进行了以下设计和配置：

其中，FPGA1、FPGA2选择型号为XC7VX690T-2FFG1761I的器件；FPGA2选择型号为XC7Z045-2FFG900I的器件；FPGA1、FPGA2各自提供36个GTH和850个I/O口，满足本设计中对GTH口的要求，即满足在FPGA1上直接构建至指挥主控模块的万兆网光口、同时满足在FPGA1上直接构建至高速传输数据的接口，同时其逻辑资源完全满足用户要求。

满足在FPGA1上直接构建至指挥主控模块的万兆网光口、同时满足在FPGA1上直接构建至高速传输数据的接口的方式优选的为：

FPGA3通过SelectMAP接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过SelectMAP接口对FPGA1和FPGA2进行代码的加载；

FPGA3通过x4SRIO接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过x4SRIO接口对FPGA1和FPGA2进行进行数据和控制命令的交互；

FPGA1通过GTH接口采用Aurora协议x8lane与FPGA2连接，FPGA1用于通过Aurora协议x8lane向FPGA2高速传输中频数字量数据；FPGA1通过GTH接口采用Aurora协议x8lane与至指挥主控模块的万兆网光口连接，FPGA1用于通过Aurora协议x8lane向至指挥主控模块的万兆网光口高速传输中频数字量数据；

其中Aurora传输协议采用的流模式是以无结尾的帧方式进行；Aurora传输协议采用64b/66b的编码方式。因此，基本上不存在其他开销。平均每发送4992个时钟周期中会插入最多8个时钟周期的时钟补偿数据。实际有效带宽=5Gbps*8*（64/66）*（（4992-8）/4992）=38.7Gbps，满足有效带宽不小于32Gbps要求。

也就是说：

本发明的FPGA1、FPGA2选择上述型号的芯片后，FPGA1利用Aurora协议x8lane形成至指挥主控模块的万兆网光口向指挥主控模块进行中频数字量数据传输、FPGA1利用片间互连的Aurora协议x8lane向FPGA2进行中频数字量数据传输，同时利用SRIO形成SRIO接口K1向主控芯片引入中频数字量数据传输；上述接口都是由其芯片中的GTH接口提供。

同时，本发明采用上述FPGA1、FPGA2进行数据交互的设计，其中，FPGA1主要承担向万兆网光口传输数据和向FPGA2传输数据的作用，FPGA2主要承担向主控芯片传输数据的作用；其采用上述控制处理方式使得2这协同处理数据。因此其中，FPGA1、FPGA2之间的传输单线速度达到5Gbps；FPGA1和FPGA2之间的有效传输带宽：≥32Gbps；FPGA2通过SRIO接口K1向主控芯片的传输速度单线达到5.0Gbps，FPGA2通过SRIO接口K1向主控芯片的有效传输带宽达到10Gbps；FPGA1对万兆网光口传输有效带宽：≥32Gbps。

其中，FPGA1/FPGA2采用SlaveSelectMAP被动加载模式，FPGA3上电后自动加载FPGA1/FPGA2。

优选的，桥接器件为长度小于100mm的EQDP-028-06.00-STR-STR-7-F链接器；其中，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K1、千兆网口K1连接，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K2、千兆网口K2连接。采用上述器件可以保证数据传输可达10G；能有效实现站点主控模块和站点数据处理模块分割后不影响数据传输速度。

优选的，站点FMC板卡包括对接于FMC接口座的FMC接口、AD模数转换器、信号差分调理电路、中频输入SMP接口、外时钟SMP接口、板载晶振、时钟芯片，中频模拟量信号从SMP接口引入、信号差分调理电路用于将中频模拟量信号由单端信号调理为差分信号，AD模数转换器用于将差分信号转为数字量数据提供给FMC接口；外时钟SMP接口和板载晶振给时钟芯片提供时钟信号输入，时钟芯片输出250MHz给AD模数转换器，AD模数转换器在250MHz下进行采样处理；当站点主控模块或外时钟SMP接口正常时，时钟芯片切换外时钟SMP接口的时钟信号输入进行工作，当站点主控模块或外时钟SMP接口异常时，时钟芯片切换板载晶振的时钟信号输入进行工作。AD模数转换器采用型号为ADS42LB69的芯片，该芯片为2通道模拟输入，分辨率为16bit，采样率高达250Msps等指标。

中频信号处理系统，包括：指挥中心、接收站点，

指挥中心内设置有指挥数据平台、指挥主控模块，

接收站点内设置有基于中频信号处理机的双发信号处理机；

中频信号处理机中的站点主控板通过1个万兆网光口用于中频数字量数据输出至指挥数据平台，中频信号处理机中的站点FPGA板卡通过1个万兆网光口用于中频数字量数据输出至指挥主控模块；

站点主控板、指挥主控模块、指挥数据平台组成传输链路一；

站点FPGA板卡、站点主控板、指挥数据平台组成传输链路二。

指挥数据平台对来自指挥主控模块的数据和来自站点主控模块的数据作一致性校验。

本发明的系统可以理解为：

接收站点内设置有双发信号处理机；其中双发信号处理机包括独立的站点主控模块和站点信号处理模块；站点主控模块和站点信号处理模块之间采用桥接器件连接；

站点信号处理模块用于采样中频模拟量信号转换为中频数字量数据、将中频数字量数据采用万兆光通信单发至指挥主控模块、同时将中频数字量数据采用桥接器件实现本地高速通信单发至站点主控模块；

指挥主控模块用于将中频数字量数据发送至指挥数据平台；

站点主控模块用于将中频数字量数据采用万兆光通信单发至指挥数据平台；

站点信号处理模块、指挥主控模块、指挥数据平台组成传输链路一；

站点信号处理模块、站点主控模块、指挥数据平台组成传输链路二。

基于所述中频信号处理系统的数据处理传输方法，

数据处理传输方法包括双发模式、单发模式；

在双发信号处理机的站点主控模块正常时，执行双发模式，双发模式为：

步骤A1、采用双发信号处理机的站点信号处理模块获得中频模拟量信号进行转换为中频数字量数据；

步骤A2、采用双发信号处理机的站点信号处理模块通过自带的万兆光通信将中频数字量数据单发至指挥主控模块，同时采用双发信号处理机的站点信号处理模块将中频数字量数据发送给双发信号处理机的站点主控模块、再由双发信号处理机的站点主控模块通过自带的万兆光通信将中频数字量数据单发至指挥数据平台；

在双发信号处理机的站点主控模块处于故障或检修时，执行单发模式，单发模式为：

步骤B1、采用双发信号处理机的站点信号处理模块获得中频模拟量信号进行转换为中频数字量数据；

步骤B2、采用双发信号处理机的站点信号处理模块通过自带的万兆光通信将中频数字量数据单发至指挥主控模块，再由指挥主控模块向指挥数据平台传输。

优选的，

步骤A1具体为：

采用站点信号处理模块中的站点FMC板卡获得中频模拟量信号进行转换为中频数字量数据；

步骤A2具体为：

步骤A21:在站点FMC板卡向站点FPGA板卡传输中频数字量数据后，FPGA1读取站点FMC板卡的中频数字量数据，

步骤A22:FPGA1将中频数字量数据做位宽和速率匹配调整后送入挂载于FPGA1的第1组DDR3缓存；

步骤A23:挂载于FPGA1的第1组DDR3缓存满后，将写数据切换到挂载于FPGA1的第2组DDR3执行缓存，同时读出挂载于FPGA1的第1组DDR3，两组DDR3形成双缓冲；

步骤A24:FPGA1将数据读出后，做数据正确性校验，同时通过FPGA1与FPGA2之间的数据传输通道传输至FPGA2；

步骤A25:FPGA2收到的数据后同时转步骤A25M1、步骤A25N1，

步骤A25M1：FPGA2将收到的数据送入挂载于FPGA2的第1组DDR3缓存，再转步骤A25M2，

步骤A25M2：挂载于FPGA2的第1组DDR3缓存满后，将写数据切换到挂载于FPGA2的第2组DDR3执行缓存，同时读出挂载于FPGA2的第1组DDR3，两组DDR3形成双缓冲，再转步骤A25M3；

步骤A25M3：FPGA2将数据读出后，做数据正确性校验，做2倍抽取后再将数据通过SRIO接口K1、桥接器件、SRIO接口K2传递给站点主控板中的主控芯片，再转步骤A25M4；

步骤A25M4：主控芯片通过至指挥数据平台的万兆网光口发送给指挥数据平台；

步骤A25N1：FPGA2将收到的数据送回FPGA1，在FPGA1中做数据正确性验证，再转步骤A25N2；

步骤A25N2：FPGA1通过至指挥主控模块的万兆网光口发送给指挥主控模块，指挥主控模块将数据处理后发送给指挥数据平台。

优选的，

步骤B1具体为：

采用站点信号处理模块中的站点FMC板卡获得中频模拟量信号进行转换为中频数字量数据；

步骤B2具体为：

步骤B21:在站点FMC板卡向站点FPGA板卡传输中频数字量数据后，FPGA1读取站点FMC板卡的中频数字量数据，

步骤B22:FPGA1将中频数字量数据做位宽和速率匹配调整后送入挂载于FPGA1的第1组DDR3缓存；

步骤B23:挂载于FPGA1的第1组DDR3缓存满后，将写数据切换到挂载于FPGA1的第2组DDR3执行缓存，同时读出挂载于FPGA1的第1组DDR3，两组DDR3形成双缓冲；

步骤B24:FPGA1将数据读出后，做数据正确性校验，同时通过FPGA1与FPGA2之间的数据传输通道传输至FPGA2；

步骤B25:FPGA2收到的数据后，转步骤B25N1，

步骤B25N1：FPGA2将收到的数据送回FPGA1，在FPGA1中做数据正确性验证，再转步骤A25N2；

步骤B25N2：FPGA1通过至指挥主控模块的万兆网光口发送给指挥主控模块，指挥主控模块将数据处理后发送给指挥数据平台。

优选的，双发信号处理机还包括站点电源模块，站点电源模块用于将220V电源转换为12V电源为站点主控模块和站点信号处理模块提供电源。

本发明的有益效果是：本发明将主控部分和信号采样处理部分隔离设置，避免高速信号之间的干扰，信号传输稳定，对信号处理模块采样了双FPGA协同处理，一个对万兆网光口、一个对主控，支持高速传输；组成了双发链路，实现了冗余设计；避免故障后无法工作的问题；采用特殊的双风道设计，独立的处理2个主要模块的散热，配合上合理的数据处理模式和不比的额外功耗，其可以保障其散热效果好，无需依赖复杂的散热冷板实现。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中。

图1为现有技术的系统结构图。

图2为本发明的系统结构图。

图3为站点FPGA板卡的原理框图。

图4为站点FMC板卡的原理框图。

图5为站点主控模块和站点信号处理模块的连接示意图。

图6为站点主控板的原理框图。

图7为FPGA1和FPGA2交互数据的流程图。

图8为机箱俯视布局图。

图9为FMC板卡的电源电路。

图10为站点主控板的PCB板图。

图11为站点FPGA板卡的PCB板图。

图12为站点信号处理模块的热风流示意图。

图13为站点主控模块的热风流示意图。

图14为各个主要处理器件的温度示意图。

图15为图14的M区域的放大示意图。

图16为机箱内部的温度和风量走向图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1

如图2-图16所示，中频信号处理系统，

中频信号处理机，中频信号处理机应用于接收站点，中频信号处理机具备2个万兆网光口用于中频数字量数据输出从而形成双发信号处理机，

双发信号处理机包括1U的机箱1、位于机箱1内底面且互相独立的站点主控模块和站点信号处理模块、站点电源模块4，站点主控模块和站点信号处理模块之间采用桥接器件8进行数据传输连接；

站点主控模块包括：站点主控散热冷板52、站点主控底座51、位于站点主控散热冷板52、站点主控底座51之间的站点主控板5，

站点信号处理模块包括：站点信号处理散热冷板62、站点信号处理底座61，位于站点信号处理散热冷板62、站点信号处理底座61之间进行数据传输连接的站点FPGA板卡6和站点FMC板卡7；站点主控板5、站点FPGA板卡6之间采用桥接器件8连接；

站点主控板5通过1个万兆网光口用于中频数字量数据输出，站点FPGA板卡6通过1个万兆网光口用于中频数字量数据输出；

站点电源模块4表面设置有站点电源散热冷板42，站点电源模块4用于提供12V电源给站点主控板5、站点FPGA板卡6、站点FMC板卡7；

机箱1设置有上盖板11，机箱1的前面板2设置有进风口A21、进风口B22，机箱1的后面板3设置有吸风风机组A31、吸风风机组B32；站点电源模块4、站点主控模块布置在进风口A21至吸风风机组A31的路径A，站点信号处理模块布置在进风口B22至吸风风机组B32的路径B，该路径A、路径B互相平行并沿机箱1长度方向延展；站点主控模块与机箱1侧壁之间、站点主控模块与站点信号处理模块之间、站点信号处理模块与机箱1侧壁之间均设置有档风板9；站点主控散热冷板52、站点信号处理散热冷板62、站点电源散热冷板42上设置有多个沿机箱1长度方向延展的过风槽。

其中，上述2个万兆网光口分别对应图8中的万兆网光口B34、万兆网光口A36，图8中的后面板3上还设置有SMA接口33、千兆网接口35、低速通信接口37、机箱开关39、电源端38；电源端38引导到站点电源模块4。

站点FPGA板卡6包括FMC接口座64、FPGA1、FPGA2、FPGA3、高速接口K1、低速接口K1、至指挥主控模块的万兆网光口；FPGA1、FPGA2之间片间互联，FPGA3同时与FPGA1、FPGA2进行片间互联；FPGA1、FPGA2、FPGA3均各自独立挂载有2组DDR3；

FPGA1、FPGA2、FPGA3在站点FPGA板卡6中呈沿机箱1长度方向依次布置；

站点FPGA板卡6的高速接口K1包括：SRIO接口K1、千兆网口K1；SRIO接口K1从FPGA1、FPGA2引出中频数字量数据，千兆网口K1互联FPGA3形成复位、自检、状态指示及上报数据通道；站点FPGA板卡6的低速接口K1与FPGA1、FPGA2、FPGA3互联形成管理控制命令通道；至指挥主控模块的万兆网光口从FPGA1的引出中频数字量数据；

站点主控板5包括：主控芯片、CPLD、高速接口K2、低速接口K2、至指挥数据平台的万兆网光口、上位机千兆网口，主控芯片与CPLD片间互联主控芯片独立挂载有2组DDR3，CPLD挂载有存储器；

站点主控板5的高速接口K2包括：SRIO接口K2、千兆网口K2；SRIO接口K2向主控芯片引入中频数字量数据传输，千兆网口K2互联主控芯片形成复位、自检、状态指示及上报数据通道；主控板卡的低速接口K2与主控芯片、CPLD互联形成管理控制命令通道；至指挥数据平台的万兆网光口从主控芯片引出中频数字量数据；上位机千兆网口互联主控芯片形成复位、自检、状态指示及上报数据通道；

高速接口K1、高速接口K2采用桥接器件8连接；

站点FMC板卡7用于采样中频模拟量信号并进行AD转换形成中频数字量数据；

FMC接口座64用于桥接站点FMC板卡7、将站点FMC板卡7获得的中频数字量数据引入站点FPGA板卡6的FPGA1中；

FPGA1将中频数字量数据做位宽和速率匹配调整后送入挂载于FPGA1的第1组DDR3缓存，挂载于FPGA1的第1组DDR3缓存满后，将写数据切换到挂载于FPGA1的第2组DDR3执行缓存，同时读出挂载于FPGA1的第1组DDR3，两组DDR3形成双缓冲；FPGA1将数据读出后，做数据正确性校验，同时通过FPGA1与FPGA2之间的数据传输通道传输至FPGA2；

FPGA2将收到的数据分为两个支路，

第一支路的路径为：送入挂载于FPGA2的第1组DDR3缓存，挂载于FPGA2的第1组DDR3缓存满后，将写数据切换到挂载于FPGA2的第2组DDR3执行缓存，同时读出挂载于FPGA2的第1组DDR3，两组DDR3形成双缓冲，FPGA2将数据读出后，做数据正确性校验，做2倍抽取后再将数据通过SRIO接口K1、桥接器件8、SRIO接口K2传递给站点主控板5中的主控芯片，主控芯片将数据发送给至指挥数据平台的万兆网光口；

第二支路的路径为：送回FPGA1，在FPGA1中做数据正确性验证、再发送给至指挥主控模块的万兆网光口。

本发明的设计原理为：

为了解决其车载的震动适应性，其接收站点双发信号处理机中，将传统的一个含有主控功能和FPGA的信号处理功能的PCB板卡拆分为独立的站点主控模块和站点信号处理模块；即双发信号处理机中含有站点主控模块和站点信号处理模块2个PCB板卡；从而提升其抗震适应性。

为了解决其中主控部分出现故障或网络侵入导致无法传输数据的情况，本发明对站点信号处理模块进行了重构，使其能执行高速度传输的同时，还同时具备高速对外直接传输数据的功能。因此其采用万兆光通信与指挥主控模块链传输数据。因此，其形成了上述2个传输链路。这2个传输链路互为冗余同时在其中传输链路故障的情况下，还能具备一个高速传输通道。从而提高数据传输的安全性。其中，桥接器件8为高速数据传输器件；其能保证在双发信号处理机内部，站点主控模块和站点信号处理模块之间高速传输数据。

如图12-图16所示，

为了实现双发高速传输数据的同时、能降低功耗、使得功耗点分布合理与设计的风道配合，避免复杂的散热冷板设计，本发明设置了3个FPGA组成站点FPGA板卡6和1个T4240主控芯片组成站点主控板5，3个FPGA中，通过上述数据处理控制逻辑，FPGA1执行对外万兆网光口的数据传输，FPGA2执行对站点主控板5的数据传输；FPGA3对FPGA1、FPGA2执行控制；因此，FPGA1、FPGA2的功耗可以控制在35W，FPGA3的功耗控制在20W；为了实现各个器件位置点处的温度呈现均匀性，本发明采用了2个散热风道的设计，这2个散热风道与路径A、路径B一致，上述发热器件设置在上述2个路径上，其中站点电源模块4和站点主控模块在1个路径上，站点信号处理模块独立的在另一个路径上；将它们的过风槽都顺上述路径设置后，外部的风分别从前面板2的2个进风口进入，各自独立的沿上述路径吹送到后面板3的2组风机，从风机处从机箱1后面排出热风；经过该设计，以及上述器件在机箱1的空间位置布局后。工作时，FPGA2的温度可以控制在72.5摄氏度、FPGA1的温度可以控制在74.8摄氏度，FPGA3的温度可以控制在78摄氏度，T4240的温度可以控制在77.2摄氏度；可以看出，相较于他们初始的工作温度在120-130摄氏度左右，这种布局有利的降低这些器件的温度呈现均匀特性。同时，基于上述风道和风机的出风排热后，其内部的每个模块的表面温度可以控制到45摄氏度以下。没有1个模块出现局部温度过高的情况。

优选的，为了降低站点信号处理模块处的风阻，使得进风口的风可以快速的流过站点信号处理模块，因此本发明的机箱1内还设置有轻质导风台10，轻质导风台10设置在站点信号处理模块与进风口B22之间；轻质导风台10的高度沿进风口B22至站点信号处理模块的方向逐级抬升形成切风坡，轻质导风台10最高点与站点信号处理散热冷板62的过风槽的槽底相齐平。经过轻质导风台10的抬升，外部的冷风可以快速的被抬升到站点信号处理散热冷板62上，增大站点信号处理散热冷板62上的风的流速。

由图16可以看出，风道流畅，冷空气从前面板2进风后通过主要模块，从后面板3风机模组流出；其内部各模块表面温度为45度左右。

优选的，为了降低每个模块中没有必要的功耗：

站点主控模块5功耗为56W，站点信号处理模块功耗为115W，站点电源模块4功耗为40W，站点FPGA板卡6功耗为107W，站点FMC板卡7功耗为8W；

站点FPGA板卡6中采用2片型号为LTM4630A开关电源芯片将12V电源转换为1.0V、最大电流25A的电源分别提供给FPGA1、FPGA2；站点FPGA板卡6中采用1片型号为LTM4630A开关电源芯片将站点电源模块4供应的12V电源转换为1.0V、最大电流10A的电源提供给FPGA3；

站点FMC板卡7包括AD模数转换器、电源电路，电源电路包括：型号为LTM4622电源芯片、型号为TPS7A8300电源芯片，LTM4622电源芯片将站点电源模块4供应的12V电源转成数字+4.5VD、2.5A和数字+1.8VD、2.5A，然后用TPS7A8300电源芯片将数字+4.5VD、2.5A转换出模拟+3.3VA、将数字+1.8VD、2.5A转换出模拟+1.8VA供给AD模数转换器。

其中，上述FPGA板卡和站点FMC板卡7中采用上述2级降压的方式为板卡提供所需的电压，其可以避免压降过大造成的额外功耗；这样可以保障板卡整体功耗接近主处理器件的功耗，保证上述风道实际情况符合仿真设计。在设计时，这些额外功耗并未参与计算，因此，在设计电路构造时，应尽量避免额外功耗的产生。

优选的，站点FMC板卡7包括对接于FMC接口座64的FMC接口、AD模数转换器、信号差分调理电路、中频输入SMP接口、外时钟SMP接口、板载晶振、时钟芯片，中频模拟量信号从SMP接口引入、信号差分调理电路用于将中频模拟量信号由单端信号调理为差分信号，AD模数转换器用于将差分信号转为数字量数据提供给FMC接口；外时钟SMP接口和板载晶振给时钟芯片提供时钟信号输入，时钟芯片输出250MHz给AD模数转换器，AD模数转换器在250MHz下进行采样处理；当站点主控模块或外时钟SMP接口正常时，时钟芯片切换外时钟SMP接口的时钟信号输入进行工作，当站点主控模块或外时钟SMP接口异常时，时钟芯片切换板载晶振的时钟信号输入进行工作。

优选的，FPGA3通过SelectMAP接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过SelectMAP接口对FPGA1和FPGA2进行代码的加载；

FPGA3通过x4SRIO接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过x4SRIO接口对FPGA1和FPGA2进行进行数据和控制命令的交互；

FPGA1通过GTH接口采用Aurora协议x8lane与FPGA2连接，FPGA1用于通过Aurora协议x8lane向FPGA2高速传输中频数字量数据；FPGA1通过GTH接口采用Aurora协议x8lane与至指挥主控模块的万兆网光口连接，FPGA1用于通过Aurora协议x8lane向至指挥主控模块的万兆网光口高速传输中频数字量数据；其中，Aurora协议x8lane是指：Aurora协议的8个线路接口。

其中Aurora传输协议采用的流模式是以无结尾的帧方式进行；Aurora传输协议采用64b/66b的编码方式。

优选的，桥接器件8为长度小于100mm的EQDP-028-06.00-STR-STR-7-F链接器；其中，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K1、千兆网口K1连接，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K2、千兆网口K2连接。EQDP-028-06.00-STR-STR-7-F链接器是由samtec公司制造的型号：EQDP-028-06.00-STR-STR-7-F的链接器。

优选的，当站点主控模块正常时，FPGA1与FPGA2连接的GTH接口的时钟选用156.25MHz进行工作，当站点主控模块异常时，FPGA1与FPGA2连接的GTH接口的时钟选用125MHz进行工作。

优选的，为了实现站点信号处理模块具备高速直接对外传输数据的功能，本发明进行了以下设计和配置：

其中，FPGA1、FPGA2选择型号为XC7VX690T-2FFG1761I的器件；FPGA2选择型号为XC7Z045-2FFG900I的器件；FPGA1、FPGA2各自提供36个GTH和850个I/O口，满足本设计中对GTH口的要求，即满足在FPGA1上直接构建至指挥主控模块的万兆网光口、同时满足在FPGA1上直接构建至高速传输数据的接口，同时其逻辑资源完全满足用户要求。

满足在FPGA1上直接构建至指挥主控模块的万兆网光口、同时满足在FPGA1上直接构建至高速传输数据的接口的方式优选的为：

FPGA3通过SelectMAP接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过SelectMAP接口对FPGA1和FPGA2进行代码的加载；

FPGA3通过x4SRIO接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过x4SRIO接口对FPGA1和FPGA2进行进行数据和控制命令的交互；

FPGA1通过GTH接口采用Aurora协议x8lane与FPGA2连接，FPGA1用于通过Aurora协议x8lane向FPGA2高速传输中频数字量数据；FPGA1通过GTH接口采用Aurora协议x8lane与至指挥主控模块的万兆网光口连接，FPGA1用于通过Aurora协议x8lane向至指挥主控模块的万兆网光口高速传输中频数字量数据；

其中Aurora传输协议采用的流模式是以无结尾的帧方式进行；Aurora传输协议采用64b/66b的编码方式。因此，基本上不存在其他开销。平均每发送4992个时钟周期中会插入最多8个时钟周期的时钟补偿数据。实际有效带宽=5Gbps*8*64/66*4992-8/4992=38.7Gbps，满足有效带宽不小于32Gbps要求。

也就是说：

本发明的FPGA1、FPGA2选择上述型号的芯片后，FPGA1利用Aurora协议x8lane形成至指挥主控模块的万兆网光口向指挥主控模块进行中频数字量数据传输、FPGA1利用片间互连的Aurora协议x8lane向FPGA2进行中频数字量数据传输，同时利用SRIO形成SRIO接口K1向主控芯片引入中频数字量数据传输；上述接口都是由其芯片中的GTH接口提供。

同时，本发明采用上述FPGA1、FPGA2进行数据交互的设计，其中，FPGA1主要承担向万兆网光口传输数据和向FPGA2传输数据的作用，FPGA2主要承担向主控芯片传输数据的作用；其采用上述控制处理方式使得2这协同处理数据。因此其中，FPGA1、FPGA2之间的传输单线速度达到5Gbps；FPGA1和FPGA2之间的有效传输带宽：≥32Gbps；FPGA2通过SRIO接口K1向主控芯片的传输速度单线达到5.0Gbps，FPGA2通过SRIO接口K1向主控芯片的有效传输带宽达到10Gbps；FPGA1对万兆网光口传输有效带宽：≥32Gbps。

其中，FPGA1/FPGA2采用SlaveSelectMAP被动加载模式，FPGA3上电后自动加载FPGA1/FPGA2。

优选的，桥接器件8为长度小于100mm的EQDP-028-06.00-STR-STR-7-F链接器；其中，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K1、千兆网口K1连接，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K2、千兆网口K2连接。采用上述器件可以保证数据传输可达10G；能有效实现站点主控模块和站点数据处理模块分割后不影响数据传输速度。如图11、图12中的桥接器件座A81、桥接器件座B82，分别是站点主控板5和站点FPGA板卡6上的连接座；它们与桥接器件8组成了数据传输桥。

优选的，站点FMC板卡7包括对接于FMC接口座64的FMC接口、AD模数转换器、信号差分调理电路、中频输入SMP接口、外时钟SMP接口、板载晶振、时钟芯片，中频模拟量信号从SMP接口引入、信号差分调理电路用于将中频模拟量信号由单端信号调理为差分信号，AD模数转换器用于将差分信号转为数字量数据提供给FMC接口；外时钟SMP接口和板载晶振给时钟芯片提供时钟信号输入，时钟芯片输出250MHz给AD模数转换器，AD模数转换器在250MHz下进行采样处理；当站点主控模块或外时钟SMP接口正常时，时钟芯片切换外时钟SMP接口的时钟信号输入进行工作，当站点主控模块或外时钟SMP接口异常时，时钟芯片切换板载晶振的时钟信号输入进行工作。AD模数转换器采用型号为ADS42LB69的芯片，该芯片为2通道模拟输入，分辨率为16bit，采样率高达250Msps等指标。

实施例2

如图2和图7，中频信号处理系统，包括：指挥中心、接收站点，

指挥中心内设置有指挥数据平台、指挥主控模块，

接收站点内设置有基于中频信号处理机的双发信号处理机；

中频信号处理机中的站点主控板5通过1个万兆网光口用于中频数字量数据输出至指挥数据平台，中频信号处理机中的站点FPGA板卡6通过1个万兆网光口用于中频数字量数据输出至指挥主控模块；

站点主控板5、指挥主控模块、指挥数据平台组成传输链路一；

站点FPGA板卡6、站点主控板5、指挥数据平台组成传输链路二。

指挥数据平台对来自指挥主控模块的数据和来自站点主控模块的数据作一致性校验。

本发明的系统可以理解为：

接收站点内设置有双发信号处理机；其中双发信号处理机包括独立的站点主控模块和站点信号处理模块；站点主控模块和站点信号处理模块之间采用桥接器件8连接；

站点信号处理模块用于采样中频模拟量信号转换为中频数字量数据、将中频数字量数据采用万兆光通信单发至指挥主控模块、同时将中频数字量数据采用桥接器件8实现本地高速通信单发至站点主控模块；

指挥主控模块用于将中频数字量数据发送至指挥数据平台；

站点主控模块用于将中频数字量数据采用万兆光通信单发至指挥数据平台；

站点信号处理模块、指挥主控模块、指挥数据平台组成传输链路一；

站点信号处理模块、站点主控模块、指挥数据平台组成传输链路二。

基于所述中频信号处理系统的数据处理传输方法，

数据处理传输方法包括双发模式、单发模式；

在双发信号处理机的站点主控模块正常时，执行双发模式，双发模式为：

步骤A1、采用双发信号处理机的站点信号处理模块获得中频模拟量信号进行转换为中频数字量数据；

步骤A2、采用双发信号处理机的站点信号处理模块通过自带的万兆光通信将中频数字量数据单发至指挥主控模块，同时采用双发信号处理机的站点信号处理模块将中频数字量数据发送给双发信号处理机的站点主控模块、再由双发信号处理机的站点主控模块通过自带的万兆光通信将中频数字量数据单发至指挥数据平台；

在双发信号处理机的站点主控模块处于故障或检修时，执行单发模式，单发模式为：

步骤B1、采用双发信号处理机的站点信号处理模块获得中频模拟量信号进行转换为中频数字量数据；

步骤B2、采用双发信号处理机的站点信号处理模块通过自带的万兆光通信将中频数字量数据单发至指挥主控模块，再由指挥主控模块向指挥数据平台传输。

优选的，

步骤A1具体为：

采用站点信号处理模块中的站点FMC板卡7获得中频模拟量信号进行转换为中频数字量数据；

步骤A2具体为：

步骤A21:在站点FMC板卡7向站点FPGA板卡6传输中频数字量数据后，FPGA1读取站点FMC板卡7的中频数字量数据，

步骤A22:FPGA1将中频数字量数据做位宽和速率匹配调整后送入挂载于FPGA1的第1组DDR3缓存；

步骤A23:挂载于FPGA1的第1组DDR3缓存满后，将写数据切换到挂载于FPGA1的第2组DDR3执行缓存，同时读出挂载于FPGA1的第1组DDR3，两组DDR3形成双缓冲；

步骤A24:FPGA1将数据读出后，做数据正确性校验，同时通过FPGA1与FPGA2之间的数据传输通道传输至FPGA2；

步骤A25:FPGA2收到的数据后同时转步骤A25M1、步骤A25N1，

步骤A25M1：FPGA2将收到的数据送入挂载于FPGA2的第1组DDR3缓存，再转步骤A25M2，

步骤A25M2：挂载于FPGA2的第1组DDR3缓存满后，将写数据切换到挂载于FPGA2的第2组DDR3执行缓存，同时读出挂载于FPGA2的第1组DDR3，两组DDR3形成双缓冲，再转步骤A25M3；

步骤A25M3：FPGA2将数据读出后，做数据正确性校验，做2倍抽取后再将数据通过SRIO接口K1、桥接器件8、SRIO接口K2传递给站点主控板5中的主控芯片，再转步骤A25M4；

步骤A25M4：主控芯片通过至指挥数据平台的万兆网光口发送给指挥数据平台；

步骤A25N1：FPGA2将收到的数据送回FPGA1，在FPGA1中做数据正确性验证，再转步骤A25N2；

步骤A25N2：FPGA1通过至指挥主控模块的万兆网光口发送给指挥主控模块，指挥主控模块将数据处理后发送给指挥数据平台。

优选的，

步骤B1具体为：

采用站点信号处理模块中的站点FMC板卡7获得中频模拟量信号进行转换为中频数字量数据；

步骤B2具体为：

步骤B21:在站点FMC板卡7向站点FPGA板卡6传输中频数字量数据后，FPGA1读取站点FMC板卡7的中频数字量数据，

步骤B22:FPGA1将中频数字量数据做位宽和速率匹配调整后送入挂载于FPGA1的第1组DDR3缓存；

步骤B23:挂载于FPGA1的第1组DDR3缓存满后，将写数据切换到挂载于FPGA1的第2组DDR3执行缓存，同时读出挂载于FPGA1的第1组DDR3，两组DDR3形成双缓冲；

步骤B24:FPGA1将数据读出后，做数据正确性校验，同时通过FPGA1与FPGA2之间的数据传输通道传输至FPGA2；

步骤B25:FPGA2收到的数据后，转步骤B25N1，

步骤B25N1：FPGA2将收到的数据送回FPGA1，在FPGA1中做数据正确性验证，再转步骤A25N2；

步骤B25N2：FPGA1通过至指挥主控模块的万兆网光口发送给指挥主控模块，指挥主控模块将数据处理后发送给指挥数据平台。

优选的，双发信号处理机还包括站点电源模块4，站点电源模块4用于将220V电源转换为12V电源为站点主控模块和站点信号处理模块提供电源。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.中频信号处理机，其特征在于，中频信号处理机应用于接收站点，中频信号处理机具备2个万兆网光口用于中频数字量数据输出从而形成双发信号处理机，

双发信号处理机包括1U的机箱(1)、位于机箱(1)内底面且互相独立的站点主控模块和站点信号处理模块、站点电源模块(4)，站点主控模块和站点信号处理模块之间采用桥接器件(8)进行数据传输连接；

站点主控模块包括：站点主控散热冷板(52)、站点主控底座(51)、位于站点主控散热冷板(52)、站点主控底座(51)之间的站点主控板(5)；站点主控板(5)包括：主控芯片、CPLD、高速接口K2、低速接口K2、至指挥数据平台的万兆网光口、上位机千兆网口，主控芯片与CPLD片间互联主控芯片独立挂载有2组DDR3，CPLD挂载有存储器；

站点信号处理模块包括：站点信号处理散热冷板(62)、站点信号处理底座(61)，位于站点信号处理散热冷板(62)、站点信号处理底座(61)之间进行数据传输连接的站点FPGA板卡(6)和站点FMC板卡(7)；站点主控板(5)、站点FPGA板卡(6)之间采用桥接器件(8)连接；站点FPGA板卡(6)包括FMC接口座、FPGA1、FPGA2、FPGA3、高速接口K1、低速接口K1、至指挥主控模块的万兆网光口；FPGA1、FPGA2之间片间互联，FPGA3同时与FPGA1、FPGA2进行片间互联；FPGA1、FPGA2、FPGA3均各自独立挂载有2组DDR3；

站点主控板(5)通过1个万兆网光口用于中频数字量数据输出，站点FPGA板卡(6)通过1个万兆网光口用于中频数字量数据输出；

站点电源模块(4)表面设置有站点电源散热冷板(42)，站点电源模块(4)用于提供12V电源给站点主控板(5)、站点FPGA板卡(6)、站点FMC板卡(7)；

机箱(1)的前面板(2)设置有进风口A(21)、进风口B(22)，机箱(1)的后面板(3)设置有吸风风机组A(31)、吸风风机组B(32)；站点电源模块(4)、站点主控模块布置在进风口A(21)至吸风风机组A(31)的路径A，站点信号处理模块布置在进风口B(22)至吸风风机组B(32)的路径B，该路径A、路径B互相平行并沿机箱(1)长度方向延展；站点主控模块与机箱(1)侧壁之间、站点主控模块与站点信号处理模块之间、站点信号处理模块与机箱(1)侧壁之间均设置有档风板(9)；站点主控散热冷板(52)、站点信号处理散热冷板(62)、站点电源散热冷板(42)上设置有多个沿机箱(1)长度方向延展的过风槽。

2.根据权利要求1所述的中频信号处理机，其特征在于，

FPGA1、FPGA2、FPGA3在站点FPGA板卡(6)中呈沿机箱(1)长度方向依次布置；

站点FPGA板卡(6)的高速接口K1包括：SRIO接口K1、千兆网口K1；

SRIO接口K1互联于FPGA1、FPGA2，SRIO接口K1：用于作为引出中频数字量数据的传输通道；

千兆网口K1互联于FPGA3，千兆网口K1：用于作为复位、自检、状态指示及上报数据的传输通道；

站点FPGA板卡(6)的低速接口K1互联于FPGA1、FPGA2、FPGA3，低速接口K1：用于作为管理控制命令的传输通道；

至指挥主控模块的万兆网光口：用于作为从FPGA1的引出中频数字量数据的传输通道；

站点主控板(5)的高速接口K2包括：SRIO接口K2、千兆网口K2；

SRIO接口K2互联于主控芯片，SRIO接口K2：用于作为引入中频数字量数据的传输通道；

千兆网口K2互联于主控芯片，千兆网口K2：用于作为复位、自检、状态指示及上报数据的传输通道；

主控板卡的低速接口K2互联于主控芯片、CPLD，低速接口K2：用于作为管理控制命令的传输通道；

至指挥数据平台的万兆网光口：用于作为从主控芯片引出中频数字量数据的传输通道；

上位机千兆网口互联于主控芯片，上位机千兆网口：用于作为复位、自检、状态指示及上报数据的传输通道；

高速接口K1、高速接口K2采用桥接器件(8)连接；

站点FMC板卡(7)：用于将中频模拟量信号进行AD转换为中频数字量数据；

FMC接口座：用于将站点FMC板卡(7)获得的中频数字量数据桥接引入站点FPGA板卡(6)的FPGA1中；

FPGA1：用于将中频数字量数据进行位宽调整和速率匹配的预处理，同时将预处理后的数据先送入挂载于FPGA1的第1组DDR3进行缓存，待缓存满后、再将预处理后的数据送入挂载于FPGA1的第2组DDR3进行缓存、同时对挂载于FPGA1的第1组DDR3进行数据读出；

FPGA1：用于对读出的数据、在FPGA1中做正确性校验，再通过FPGA1与FPGA2之间的数据传输通道将读出的数据传输至FPGA2；

FPGA2：用于将FPGA1送入的数据先送入挂载于FPGA2的第1组DDR3进行缓存，待缓存满后，再将FPGA1送入的数据送入挂载于FPGA2的第2组DDR3进行缓存、同时对挂载于FPGA2的第1组DDR3进行数据读出；

FPGA2：用于对读出的数据、在FPGA2中进行正确性校验，再做2倍抽取后、将读出的数据依次通过SRIO接口K1、桥接器件(8)、SRIO接口K2传递给站点主控板(5)中的主控芯片，主控芯片将数据发送给至指挥数据平台的万兆网光口；

FPGA2：用于对读出的数据送回FPGA1，在FPGA1中做数据正确性验证、再通过FPGA1发送给至指挥主控模块的万兆网光口。

3.根据权利要求1所述的中频信号处理机，其特征在于，

机箱(1)内还设置有轻质导风台(10)，轻质导风台(10)设置在站点信号处理模块与进风口B(22)之间；轻质导风台(10)的高度沿进风口B(22)至站点信号处理模块的方向逐级抬升形成切风坡，轻质导风台(10)最高点与站点信号处理散热冷板(62)的过风槽的槽底相齐平。

4.根据权利要求2所述的中频信号处理机，其特征在于，

站点主控模块功耗为56W，站点信号处理模块功耗为115W，站点电源模块(4)功耗为40W，站点FPGA板卡(6)功耗为107W，站点FMC板卡(7)功耗为8W；

站点FPGA板卡(6)中采用2片型号为LTM4630A开关电源芯片将12V电源转换为1.0V、最大电流25A的电源分别提供给FPGA1、FPGA2；站点FPGA板卡(6)中采用1片型号为LTM4630A开关电源芯片将站点电源模块(4)供应的12V电源转换为1.0V、最大电流10A的电源提供给FPGA3；

站点FMC板卡(7)包括AD模数转换器、电源电路，电源电路包括：型号为LTM4622电源芯片、型号为TPS7A8300电源芯片，LTM4622电源芯片将站点电源模块(4)供应的12V电源转成数字+4.5VD、2.5A和数字+1.8VD、2.5A，然后用TPS7A8300电源芯片将数字+4.5VD、2.5A转换出模拟+3.3VA、将数字+1.8VD、2.5A转换出模拟+1.8VA供给AD模数转换器。

5.根据权利要求2所述的中频信号处理机，其特征在于，

站点FMC板卡(7)包括对接于FMC接口座的FMC接口、AD模数转换器、信号差分调理电路、中频输入SMP接口、外时钟SMP接口、板载晶振、时钟芯片，中频模拟量信号从SMP接口引入、信号差分调理电路用于将中频模拟量信号由单端信号调理为差分信号，AD模数转换器用于将差分信号转为数字量数据提供给FMC接口；外时钟SMP接口和板载晶振给时钟芯片提供时钟信号输入，时钟芯片输出250MHz给AD模数转换器，AD模数转换器在250MHz下进行采样处理；当站点主控模块或外时钟SMP接口正常时，时钟芯片切换外时钟SMP接口的时钟信号输入进行工作，当站点主控模块或外时钟SMP接口异常时，时钟芯片切换板载晶振的时钟信号输入进行工作。

6.根据权利要求2所述的中频信号处理机，其特征在于，

FPGA3通过SelectMAP接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过SelectMAP接口对FPGA1和FPGA2进行代码的加载；

FPGA3通过x4 SRIO接口分别与FPGA1和FPGA2进行连接，FPGA3用于通过x4SRIO接口对FPGA1和FPGA2进行数据和控制命令的交互；

FPGA1通过GTH接口采用Aurora协议x8lane与FPGA2连接，FPGA1用于通过Aurora协议x8lane向FPGA2高速传输中频数字量数据；FPGA1通过GTH接口采用Aurora协议x8lane与至指挥主控模块的万兆网光口连接，FPGA1用于通过Aurora协议x8lane向至指挥主控模块的万兆网光口高速传输中频数字量数据；其中，Aurora协议x8lane是指：Aurora协议的8个线路接口；

其中Aurora传输协议采用的流模式是以无结尾的帧方式进行；Aurora传输协议采用64b/66b的编码方式。

7.根据权利要求2所述的中频信号处理机，其特征在于，

桥接器件(8)为长度小于100mm的EQDP-028-06.00-STR-STR-7-F链接器；其中，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K1、千兆网口K1连接，EQDP-028-06.00-STR-STR-7-F链接器的一端同时与SRIO接口K2、千兆网口K2连接。

8.根据权利要求2所述的中频信号处理机，其特征在于，

当站点主控模块正常时，FPGA1与FPGA2连接的GTH接口的时钟为156.25MHz，

当站点主控模块异常时，FPGA1与FPGA2连接的GTH接口的时钟为125MHz。

9.中频信号处理系统，其特征在于，包括：指挥中心、接收站点，

指挥中心内设置有指挥数据平台、指挥主控模块，

接收站点内设置有基于权利要求1-8中任意一项中频信号处理机的双发信号处理机；

中频信号处理机中的站点主控板(5)通过1个万兆网光口用于中频数字量数据输出至指挥数据平台，中频信号处理机中的站点FPGA板卡(6)通过1个万兆网光口用于中频数字量数据输出至指挥主控模块；

站点主控板(5)、指挥主控模块、指挥数据平台组成传输链路一；

站点FPGA板卡(6)、站点主控板(5)、指挥数据平台组成传输链路二。

10.根据权利要求9所述的中频信号处理系统，其特征在于，

指挥数据平台对来自指挥主控模块的数据和来自站点主控模块的数据作一致性校验。

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