CN112865533B - 一种三电平降压dc-dc转换器的飞行电容电压平衡电路 - Google Patents

一种三电平降压dc-dc转换器的飞行电容电压平衡电路 Download PDF

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Abstract

本发明涉及一种三电平降压DC‑DC转换器的飞行电容电压平衡电路，属于电子电路技术领域。包括采样保持电路、比较选择电路、逻辑控制电路和VCF调节电路；采样保持电路的输入端接三电平DC‑DC主电路的VA端，其输出信号VHOLD与比较选择电路的输入端相连；逻辑控制信号的输入端接比较选择电路的输出信号VCMP2、VCMP3以及相位φ2和φ4阶段的检测信号Vφ2和Vφ4；VCF调节电路的输入信号接逻辑控制电路的输出信号VCH，其输出信号与三电平DC‑DC主电路的VA端相连接，从而构成一个闭合环路。该电路在进行飞行电容平衡的时候不需要用占空比信号来进行补偿，故而减小了电感电流纹波和输出电压纹波，提高了系统的能量转换效率。

Description

一种三电平降压DC-DC转换器的飞行电容电压平衡电路
技术领域
本发明属于电子电路技术领域，尤其涉及三电平降压DC-DC转换器的飞行电容电压平衡电路。
背景技术
电压转换器作为电源传输电路的关键元件，直接影响着电子产品的尺寸大小、功率效率等。随着计算机和通信产品对电压转换器小型化需求的不断增加，高功率密度负载点(POL)转换器拓扑结构成为现代电子设备领域的迫切需要。相对于传统二电平的降压转换器，三电平降压转换器在减小器件电压应力和电感电流纹波、降低开关损耗和传导损耗、提高转换效率和功率密度方面具有独特的优势。然而由于开关频率变化、飞行电容和功率开关寄生电容存在以及控制信号之间的时间不匹配等因素，会导致飞行电容电压无法平衡到输入电压VIN的一半，从而对系统的能量转换效率产生较为显著的影响。
目前针对三电平转换器飞行电容平衡问题的研究主要如文献【X.Liu，C.Huang，and P.K.T.Mok，“A high-frequency three-level Buck converter with real-timecalibration and wide output range for fast-DVS，”IEEE J.Solid-State Circuits，vol.53，no.2，pp.582–595，Feb.2018.】所示，其中涉及的飞行电容校准电路可以将飞行电容电压稳定在VIN/2。该电路提出了带有共模反馈(CMFB)的差分放大器(DDA)的实时校准方案，通过调节占空比实时调节飞行电容电压达到输入电压一半的平衡状态，可以将转换器的带宽扩展到更高的频率。然而实时校准电路中一部分占空比信号会用来补偿飞行电容的不平衡，导致占空比会高于理想情况下的三电平降压转换器的占空比信号，从而产生较大的电感电流纹波和输出电压纹波，降低了整个系统能量转换效率。
发明内容
要解决的技术问题
为了解决传统三电平转化器中利用占空比信号补偿飞行电容不平衡从而产生较大电流、电压纹波的问题，本发明提出一种三电平降压转换器的飞行电容电压平衡电路，且由飞行电容电压平衡电路和三电平DC-DC主电路、环路逻辑控制电路、电平移位与驱动电路组成的三电平降压转换器电路。在不影响占空比的条件下解决了飞行电容的不平衡问题，提高了三电平降压转换器的工作效率。
技术方案
一种三电平降压DC-DC转换器的飞行电容电压平衡电路，其特征在于包括采样保持电路、比较选择电路、逻辑控制电路和VCF调节电路；所述的采样保持电路的输入端接三电平DC-DC主电路的VA端，其输出信号VHOLD与比较选择电路的输入端相连；逻辑控制信号的输入端接比较选择电路的输出信号VCMP2、VCMP3以及相位φ2和φ4阶段的检测信号Vφ2和Vφ4；VCF调节电路的输入信号接逻辑控制电路的输出信号VCH，其输出信号与三电平DC-DC主电路的VA端相连接，从而构成一个闭合环路。
本发明技术方案更进一步的说：所述的采样保持电路包括第一延迟单元模块和第二延迟单元模块、第一下降沿检测电路和第二下降沿检测电路、开关S1和S2、以及采样电容CSAMP和保持电容CHOLD；第一延迟单元模块的输入接三电平DC-DC主电路的VLX端，其输出信号VLX_DLY与下降沿检测电路的输入端相连；下降沿检测电路的一个输出SAM接第二延迟单元模块的输入端，另一个输出CON_SAMP与开关S1相连；第二下降沿检测电路的输入端与第二延迟单元模块的输出端SAM_DLY相连，其输出信号CON_HOLD与开关S2相连；开关S1的一端接三电平DC-DC主电路的VA端，另一端与开关S2相连；采样电容CSAMP的上极板接在开关S1和开关S2之间，下极板接地；保持电容CHOLD的上极板接开关S2的VHOLD端，下极板接地。
本发明技术方案更进一步的说：所述的比较选择电路包括比较器CMP2、CMP3，其负向端与采样保持电路的输出端VHOLD相连；比较器CMP2的正向端接固定电压VIN/2+△V，输出信号为VCMP2；比较器CMP3的正向端接固定电压VIN/2-△V，输出信号为VCMP3。
本发明技术方案更进一步的说：所述的逻辑控制电路包括两个与门AND1和AND2、两个或非门NOR1和NOR2、以及一个或门OR；与门AND1的输入一端接比较器CMP2的输出信号VCMP2，另一端接相位φ2阶段的检测信号Vφ2，其输出与或非门NOR1的一个输入端相连；与门AND2的输入一端接比较器CMP3的输出VCMP3，另一端接相位阶段的检测信号Vφ4，其输出与或非门NOR2的一个输入端相连；或非门NOR1和NOR2输入的另一端分别接相位φ2、φ4阶段的检测信号Vφ2、Vφ4，输出分别接或门OR的两个输入端；或门OR的输出端接VCF调节电路的输入端VCH。
本发明技术方案更进一步的说：所述的VCF调节电路包括四个PMOS管MP1-MP4、三个NMOS管MN1-MN3以及一个直流电流源IDC；PMOS管MP1-MP3构成电流镜结构，其栅极相连，漏极均接VDD，源极分别接直流电流源IDC、MN1的漏极、MP4的源极；NMOS管MN1和MN2构成电流镜结构，其栅极相连，源极均接地，漏极分别接MP2的漏极、MN3的源极；PMOS管MP4的栅极接逻辑控制电路的输出信号VCH，源极接PMOS管MP3的漏极，漏极与NMOS管MN3的漏极相连；NMOS管MN3的栅极接恒为零的信号VDCH，漏极与PMOS管MP4的漏极相连，源极与NMOS管MN2的漏极相连。
本发明技术方案更进一步的说：包括三电平DC-DC主电路、飞行电容电压平衡电路、环路逻辑控制电路和电平移位与驱动电路，三电平DC-DC主电路的输出信号VA与飞行电容电压平衡电路的输入相连，同时飞行电容电压平衡电路的输出信号反馈到三电平DC-DC主电路的输出信号VA；三电平DC-DC主电路的输出信号VOUT与环路逻辑控制电路的输入相连，环路逻辑控制电路的输出信号V1、V2、V3、V4和电平移位与驱动电路的输入相连，电平移位与驱动电路的输出信号VG1、VG2、VG3、VG4与三电平DC-DC主电路的输入相连。
一种对三电平降压转换器结构进行的飞行电容电压平衡方法，其特征在于根据三电平DC-DC主电路中四个功率管的栅极电压大小VG1-VG4来确定不同的工作阶段，通过检测开关节点VLX的下降沿来检测电路工作阶段是否达到相位φ2或相位φ4阶段。
有益效果
本发明提出的一种三电平降压转换器的飞行电容电压平衡电路，飞行电容电压平衡电路通过在相位φ2和φ4阶段开始时采样和保持飞行电容上极板电压VA，并在相位φ2和φ4阶段通过比较器选择和逻辑控制以产生充电信号VCH，从而实现对飞行电容电压的平衡调节。与现有的方案相比，本发明采用两个独立环路分别稳定输出电压VOUT和飞行电容电压VCF，在不改变占空比的同时可以实现对飞行电容电压的平衡调节，两个环路互不干扰，具有稳定性强、易于调节、能量转换效率高的优点。
相比于背景技术中提出的共模反馈(CMFB)的差分放大器(DDA)的实时校准方案，该电路采用两条独立环路来分别控制VOUT和VCF,具有稳定性强、易于调节的优点。由于该电路在进行飞行电容平衡的时候不需要用占空比信号来进行补偿，故而减小了电感电流纹波和输出电压纹波，提高了系统能量转换效率。
本发明还提出了一种新型的飞行电容电压平衡方式：提出了利用电流注入来实现飞行电容电压调节的方法，并在三电平工作周期的φ2、φ4阶段通过采样保持和比较选择实现飞行电容电压的平衡调节，提升了系统性能。
附图说明
图1为本发明提出的三电平降压DC-DC转换器飞行电容平衡电路结构框图；
图2为本发明提出的三电平降压DC-DC转换器飞行电容平衡电路原理图；
图3为本发明提出的三电平降压DC-DC转换器飞行电容平衡电路中采样保持电路原理图；
图4为本发明提出的三电平降压DC-DC转换器飞行电容平衡调节电路原理图；
图5为本发明提出的三电平降压DC-DC转换器部分飞行电容平衡技术工作时序图。
具体实施方式
现结合实施例、附图对本发明作进一步描述：
参照图1-5，本发明提出的一种具有飞行电容平衡技术的三电平降压转换器由三电平DC-DC主电路1、飞行电容电压平衡电路2、环路逻辑控制电路3、电平移位与控制电路4共四部分组成。
三电平DC-DC主电路1的输出信号VA与飞行电容电压平衡电路2的输入相连，同时飞行电容电压平衡电路2的输出信号反馈到三电平DC-DC主电路1的输出信号VA；三电平DC-DC主电路1的输出信号VOUT与环路逻辑控制电路3的输入相连，环路逻辑控制电路3的输出信号V1、V2、V3、V4和电平移位与驱动电路4的输入相连，电平移位与驱动电路4的输出信号VG1、VG2、VG3、VG4与三电平DC-DC主电路1的输入相连。
所述的三电平降压转换器可分为两个主要环路，第一环路为飞行电容电压平衡电路2，第二环路为由逻辑控制电路3和电平移位与驱动电路4组成的输出电压控制环路。第一环路在相位φ2和φ4阶段开始时采样并保持三电平DC-DC主电路1的输出信号VA，其产生的保持信号VHOLD通过比较选择电路产生VCMP2和VCMP3信号。由于在相位φ1阶段，VIN给飞行电容充电，故在相位φ2阶段开始时，保持信号VHOLD通过比较器CMP2与固定电压VIN/2+△V进行比较。若VHOLD＜VIN/2+△V，则VCMP信号为高，表明VCF尚未平衡到VIN/2，此时逻辑控制电路的输出信号VCH为低，控制VCF调节电路中的Mp4晶体管导通，使CF电容被充电，直到平衡在VIN/2；由于在相位φ3阶段，飞行电容向输出放电，故在相位φ4阶段开始时，保持信号VHOLD通过比较器CMP3与固定电压VIN/2-△V进行比较。若VHOLD＜VIN/2+△V，则VCMP信号为高，表明VCF尚未平衡到VIN/2，此时逻辑控制电路的输出信号VCH为低，控制VCF调节电路中的Mp4晶体管导通，使CF电容被充电，直到平衡在VIN/2。该环路通过在相位φ2和φ4阶段的两次调节，以达到飞行电容平衡的目的。第二环路采用电压模式控制环路，通过误差放大器将输出电压反馈信号VFB与参考电压VREF之间的误差放大，误差放大信号VC与斜波信号VRAMP比较，产生PWM控制信号VCMP1。时钟控制电路对VCMP1信号进行分频，再通过电平移位与驱动电路以产生驱动信号VG1、VG2、VG3、VG4，从而控制四个功率管M1、M2、M3、M4的导通和关断，以稳定输出电压VOUT。
所述三电平DC-DC转换器主电路1由四个功率管M1-M4、飞行电容CF、电感L、输出电容CO组成。功率管M1的漏端接输入信号VIN，功率管M4的源端接地，四个功率管M1-M4的源端和漏端依次相连；飞行电容的上极板VA接在功率管M1源端与功率管M2漏端之间，下极板VB接在功率管M3源端与功率管M4漏端之间；电感L一端接在功率管M2源端与功率管M3漏端之间，另一端与VOUT相连；输出电容CO一端与VOUT相连，另一端与地相连。
所述飞行电容电压平衡电路2由采样保持电路、比较选择电路、逻辑控制电路和VCF调节电路四部分组成。采样保持电路的输入端接三电平DC-DC主电路1的VA端，其输出信号VHOLD与比较选择电路的输入端相连；逻辑控制信号的输入端接比较选择电路的输出信号VCMP2、VCMP3以及相位φ2和φ4阶段的检测信号Vφ2和Vφ4；VCF调节电路的输入信号接逻辑控制电路的输出信号VCH，其输出信号与三电平DC-DC主电路1的VA端相连接，从而构成一个闭合环路。
采样保持电路由第一延迟单元模块和第二延迟单元模块、第一下降沿检测电路和第二下降沿检测电路、开关S1和S2、以及采样电容CSAMP和保持电容CHOLD组成。第一延迟单元模块的输入接三电平DC-DC主电路1的VLX端，其输出信号VLX_DLY与下降沿检测电路的输入端相连；下降沿检测电路的一个输出SAM接第二延迟单元模块的输入端，另一个输出CON_SAMP与开关S1相连；第二下降沿检测电路的输入端与第二延迟单元模块的输出端SAM_DLY相连，其输出信号CON_HOLD与开关S2相连。开关S1的一端接电平DC-DC主电路1的VA端，另一端与开关S2相连。采样电容CSAMP的上极板接在开关S1和开关S2之间，下极板接地；保持电容CHOLD的上极板接开关S2的VHOLD端，下极板接地。
比较选择电路由比较器CMP2、CMP3组成，其负向端与采样保持电路的输出端VHOLD相连。比较器CMP2的正向端接固定电压VIN/2+△V，输出信号为VCMP2；比较器CMP3的正向端接固定电压VIN/2-△V，输出信号为VCMP3。
逻辑控制电路由两个与门AND1和AND2、两个或非门NOR1和NOR2、以及一个或门OR组成。与门AND1的输入一端接比较器CMP2的输出信号VCMP2，另一端接相位φ2阶段的检测信号Vφ2，其输出与或非门NOR1的一个输入端相连；与门AND2的输入一端接比较器CMP3的输出VCMP3，另一端接相位φ4阶段的检测信号Vφ4，其输出与或非门NOR2的一个输入端相连；或非门NOR1和NOR2输入的另一端分别接相位φ2、φ4阶段的检测信号Vφ2、Vφ4，输出分别接或门OR的两个输入端；或门OR的输出端接VCF调节电路的输入端VCH。
VCF调节电路由四个PMOS管MP1-MP4、三个NMOS管MN1-MN3以及一个直流电流源IDC组成。PMOS管MP1-MP3构成电流镜结构，其栅极相连，漏极均接VDD，源极分别接直流电流源IDC、MN1的漏极、MP4的源极；NMOS管MN1和MN2构成电流镜结构，其栅极相连，源极均接地，漏极分别接MP2的漏极、MN3的源极。PMOS管MP4的栅极接逻辑控制电路的输出信号VCH，源极接PMOS管MP3的漏极，漏极与NMOS管MN3的漏极相连；NMOS管MN3的栅极接恒为零的信号VDCH，漏极与PMOS管MP4的漏极相连，源极与NMOS管MN2的漏极相连。
所述环路逻辑控制电路3由两个分压电阻R1和R2、误差放大器EA、比较器CMP1以及时钟控制电路组成。误差放大器EA的正向端接参考电压VREF，负向端接在分压电阻R1和R2之间；比较器CMP1的正向端接误差放大器EA的输出端VC，负向端接斜坡信号VRAMP；时钟控制电路输入端接比较器CMP1的输出端VCMP1，输出端V1-V4和电平移位与驱动电路4的输入端相连。
所述电平移位与驱动电路4的输出端VG1-VG4分别与三电平DC-DC主电路1中四个功率管M1-M4的栅极相连，以构成闭合环路，从而稳定输出电压VOUT大小。
参照图2-5，本发明提出的飞行电容平衡电路的具体实施如下，该平衡电路有两个调节阶段：相位φ2调节阶段和相位φ4调节阶段。根据三电平降压转换器的基本工作原理，可根据三电平DC-DC主电路中四个功率管的栅极电压大小VG1-VG4来确定不同的工作阶段，可检测开关节点VLX的下降沿来检测电路工作阶段是否达到相位φ2或相位φ4阶段。
当三电平降压转换器从相位φ1阶段转到相位φ2阶段时，开关节点电压VLX出现下降沿，经过延时单元模块1和下降沿检测电路1，信号CON_SAMP变为高，开关S1导通，此时飞行电容的上极板电压VA被采样。由于在相位φ2阶段，飞行电容的下极板接地，故此时采样电压VSAMP等于飞行电容的电压VCF。再经过的延时单元模块2和下降沿检测电路2，信号CON_HOLD变为高，开关S2导通，飞行电容电压被保持下在CHOLD电容上。此时，逻辑控制电路输出VHOLD电压与VIN/2+△V的比较结果。其中△V为飞行电容电压纹波△VCF的一半，即：
其中D为三电平降压转换器占空比，T为周期，RL为负载阻值，ILOAD为负载电流，CF为飞行电容的容值。
式(1)表明，当三电平降压转换器的输入电压VIN、占空比D、周期T、负载RL、飞行电容的容值CF确定时，其飞行电容的电压纹波保持不变。当VHOLD＜VIN/2+△V时，比较器CMP2的输出信号VCMP2为高，由于此时Vφ2为高、Vφ4为低，故与门AND1的输出为高，与门AND2的输出为低，或非门NOR1与NOR2的输出均为低，使得充电信号VCH为低，故PMOS管MP4导通，VCF调节电路为飞行电容进行充电，以使其电压逐渐平衡到VIN/2+△V。
当三电平降压转换器从相位φ3阶段切换到相位φ4阶段时，开关电压VLX出现下降沿，经过延时单元模块1和下降沿检测电路1，信号CON_SAMP变为高，开关S1导通，此时飞行电容的上极板电压VA被采样。由于在相位阶段，飞行电容的下极板接地，故此时采样电压VSAMP等于飞行电容的电压VCF。再经过延时单元模块2和下降沿检测电路2，信号CON_HOLD变为高，开关S2导通，飞行电容电压被保持在CHOLD电容上。此时，逻辑控制电路输出VHOLD电压与VIN/2-△V的比较结果。其中△V与前面所述的电压值相等，即为飞行电容电压纹波的一半。当VHOLD＜VIN/2-△V时，比较器CMP3的输出信号VCMP3为高，由于此时Vφ2为低、Vφ4为高，故与门AND1的输出为低，与门AND2的输出为高，或非门NOR1与NOR2的输出均为低，使得充电信号VCH为低，故PMOS管MP4导通，VCF调节电路为飞行电容进行充电，以使其电压逐渐平衡到VIN/2-△V。
当相位φ2阶段可以将VA信号调节到VIN/2+△V，并且相位φ4阶段可以将VA信号调节到VIN/2-△V时，飞行电容电压处于平衡状态，并且在整个周期内保持平均电压为VIN/2。

Claims (3)

1.一种三电平降压DC-DC转换器的飞行电容电压平衡电路，其特征在于包括采样保持电路、比较选择电路、逻辑控制电路和VCF调节电路；所述的采样保持电路的输入端接三电平DC-DC主电路的VA端，其输出信号VHOLD与比较选择电路的输入端相连；逻辑控制信号的输入端接比较选择电路的输出信号VCMP2、VCMP3以及相位φ2和φ4阶段的检测信号Vφ2和Vφ4；VCF调节电路的输入信号接逻辑控制电路的输出信号VCH，其输出信号与三电平DC-DC主电路的VA端相连接，从而构成一个闭合环路；
所述的采样保持电路包括第一延迟单元模块和第二延迟单元模块、第一下降沿检测电路和第二下降沿检测电路、开关S1和S2、以及采样电容CSAMP和保持电容CHOLD；第一延迟单元模块的输入接三电平DC-DC主电路的VLX端，其输出信号VLX_DLY与下降沿检测电路的输入端相连；下降沿检测电路的一个输出SAM接第二延迟单元模块的输入端，另一个输出CON_SAMP与开关S1相连；第二下降沿检测电路的输入端与第二延迟单元模块的输出端SAM_DLY相连，其输出信号CON_HOLD与开关S2相连；开关S1的一端接三电平DC-DC主电路的VA端，另一端与开关S2相连；采样电容CSAMP的上极板接在开关S1和开关S2之间，下极板接地；保持电容CHOLD的上极板接开关S2的VHOLD端，下极板接地；
所述的比较选择电路包括比较器CMP2、CMP3，其负向端与采样保持电路的输出端VHOLD相连；比较器CMP2的正向端接固定电压VIN/2+△V，输出信号为VCMP2；比较器CMP3的正向端接固定电压VIN/2-△V，输出信号为VCMP3；
所述的逻辑控制电路包括两个与门AND1和AND2、两个或非门NOR1和NOR2、以及一个或门OR；与门AND1的输入一端接比较器CMP2的输出信号VCMP2，另一端接相位φ2阶段的检测信号Vφ2，其输出与或非门NOR1的一个输入端相连；与门AND2的输入一端接比较器CMP3的输出VCMP3，另一端接相位阶段的检测信号Vφ4，其输出与或非门NOR2的一个输入端相连；或非门NOR1和NOR2输入的另一端分别接相位φ2、φ4阶段的检测信号Vφ2、Vφ4，输出分别接或门OR的两个输入端；或门OR的输出端接VCF调节电路的输入端VCH；
所述的VCF调节电路包括四个PMOS管MP1-MP4、三个NMOS管MN1-MN3以及一个直流电流源IDC；PMOS管MP1-MP3构成电流镜结构，其栅极相连，漏极均接VDD，源极分别接直流电流源IDC、MN1的漏极、MP4的源极；NMOS管MN1和MN2构成电流镜结构，其栅极相连，源极均接地，漏极分别接MP2的漏极、MN3的源极；PMOS管MP4的栅极接逻辑控制电路的输出信号VCH，源极接PMOS管MP3的漏极，漏极与NMOS管MN3的漏极相连；NMOS管MN3的栅极接恒为零的信号VDCH，漏极与PMOS管MP4的漏极相连，源极与NMOS管MN2的漏极相连。
2.一种由权利要求1所述的飞行电容电压平衡电路组成的三电平降压转换器结构，其特征在于包括三电平DC-DC主电路(1)、飞行电容电压平衡电路(2)、环路逻辑控制电路(3)和电平移位与驱动电路(4)，三电平DC-DC主电路(1)的输出信号VA与飞行电容电压平衡电路(2)的输入相连，同时飞行电容电压平衡电路(2)的输出信号反馈到三电平DC-DC主电路(1)的输出信号VA；三电平DC-DC主电路(1)的输出信号VOUT与环路逻辑控制电路(3)的输入相连，环路逻辑控制电路(3)的输出信号V1、V2、V3、V4和电平移位与驱动电路(4)的输入相连，电平移位与驱动电路(4)的输出信号VG1、VG2、VG3、VG4与三电平DC-DC主电路(1)的输入相连。
3.一种对权利要求2所述的三电平降压转换器结构进行的飞行电容电压平衡方法，其特征在于根据三电平DC-DC主电路中四个功率管的栅极电压大小VG1-VG4来确定不同的工作阶段，通过检测开关节点VLX的下降沿来检测电路工作阶段是否达到相位φ2或相位φ4阶段。
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